本文研究了数字信道化的建模、FPGA实现以及硬件电路设计。　　 为了简化数字信道化的建模过程,作者仔细研究了数字信道化单个信道的处理过程。根据滤波器的多相分解以及减采样恒等关系,按照信道数与抽取因子的关系给出了单个信道的3种基本结构。基于这3种基本结构和不同的信道划分方式可以得出各种常见的数字信道化结构。由于建模从单个信道的基本结构开始,省去了分相过程,因此它比传统建模方法简单。2倍内插数字信道化结构具有无盲区、抗混叠的优点,所以实际应用中多采用这种结构。但是目前还没有文献对这些2倍内插结构的运算量进行比较。针对这个问题,作者比较了3种2倍内插数字信道化结构的运算量,为工程应用时选择数字信道化结构提供了参考。为了有效利用标准IDFT核,文中介绍了实序列IDFT的高效算法。该算法在仅增加少量器件资源的情况下,可以同时计算两路实数数据的IDFT。　　 在数字信道化的FPGA实现上,针对所采用器件的特点,优化了FPGA资源。通过采用资源替换以及实序列IDFT高效算法等措施,在单片FPGA内实现了瞬时带宽320MHz,有效信道数为32的2倍内插数字信道化,大大减小电子侦察设备的体积和功耗。　　 在数字信道化硬件电路设计方面,本文详细介绍了高速ADC、电源系统、FPGA去耦合网络和FPGA配置电路的设计,为数字信道化的硬件电路设计提供了参考。