随着集成电路工艺尺寸的不断缩小以及芯片性能的提高,更多电路设计的关注点被转移到了可靠性设计上来,静电防护(ESD)设计是集成电路可靠性中相当重要的一环,而对于射频集成电路(RFIC)而言,其静电防护设计相对于数字/模拟集成电路由于电路的高频特性,寄生效应的影响变得不可忽视,一味提高防护能力所带来的内部核心电路性能的退化成为了不得不考虑的关键因素。本文针对SiGe工艺下的全芯片RF-ESD防护设计,从寄生效应优化原理分析,寄生参数电路模型仿真,以及器件结构级与电路结构级的防护结构改进优化几个方面以及全芯片ESD防护的观点出发,分别阐述了RF-ESD设计的重难点问题、RF电路设计的ESD寄生效应测试提取问题、输入/输出口防护结构设计问题和电源箝位电路防护结构设计问题。在I/O口防护方面,本文通过器件结构改进、器件形状改进以及电路去耦优化三个方向对I/O口的防护电路进行优化设计,分析了多个方案的具体细节参数信息,包括能够防止达林顿效应并使得sub型二极管可以级联的深N阱结构、能将二极管内外寄生效应降到最低的DTI深槽隔离结构、能在保持防护能力不变的同时降低寄生效应的多边形空心二极管结构、引入电感去耦合的电路结构以及分布式电路结构的防护网络,分别评价了它们的优缺点,并特别对器件结构改进中的DTI深槽隔离结构双二极管防护网络进行了流片测试,测试结果指出新型的防护二极管在应用中将其所具有的寄生电容减小约4.6fF,最终的寄生电容仅为原二极管结构的85%。电源箝位电路方面,本文介绍ESD电源箝位电路的分类,其中包括仅由电压触发的级联二极管结构、SCR结构和GGNMOS结构,电压与频率共同触发的二极管电阻检测电源箝位电路,以及仅由频率触发的RC动态检测电路;主要分析了各类电源箝位电路的优缺点,设计中所需要关心的核心参数,相应的优化,着重提出了一种具有三级反相器隔离结构的RC动态检测电源箝位电路,并分析了该结构的防护能力以及在误触发时间上进行优化的结果,结果表明,在防护能力不变的情况下,新结构的误触发时间同比减小了将近30%。最后,本文针对文中存在的不足以及后续可行的优化方向进行了分析和展望,以期对于后续本方向学者的研究方法及方向具有一定的指导作用。