本论文围绕△Σ分数分频频率综合器的设计展开,主要包括鉴频鉴相器、电荷泵、分频器以及I/Q分频器等电路模块的设计。该频率综合器应用于一款CMOS全集成直接变频结构的数字电视调谐器芯片。为了把VHF、UHF频段上的数字电视信号下变频到零中频,需要其提供48～869MHz的正交本振信号。因此,该频率综合器对频率范围及信噪比有着较高要求,这也给电路的设计带来了诸多挑战。首先,论文对频率综合器做了概述,介绍了基于锁相环的分数分频频率综合器的几个关键性能指标,并且总结了频率综合器的设计流程。这对具体电路的设计具有指导意义。其次,论文详细讨论了频率综合器中几个模块的设计。针对电荷泵型鉴频鉴相器的非线性特性,本文提出了一种降低非线性的技术,来减小鉴频鉴相器和电荷泵对带内噪声的贡献。针对全差分电荷泵复杂的电路结构,本文采用源端开关型电荷泵单元,从而简化了电路,并且使得电荷泵上下电流的调节来得更为简单。在I/Q分频器的设计中,本文采用CML结构的除二分频器来满足电路对正交匹配特性的较高要求,并且通过引入一个对输入信号放大整形的电路,很好地解决了困扰电路的灵敏度问题。最后,给出了相应电路模块的版图以及仿真结果,验证了电路功能的正确性。本文参与设计的频率综合器在TSMC的0.18μm的工艺下成功流片,频率范围覆盖0.8GHz～1.8GHz,总的芯片面积为0.9mm×0.9mm。其中鉴频鉴相器和电荷泵的功耗为1.4mA,4/5预分频器的功耗为1.2mA,I/Q分频器的功耗为4～6mA。环路滤波器的带宽为75kHz。I/Q分频器的正交相位误差小于0.5。带内相位噪声低于一100dBc/Hz.锁定时间小于30μs。