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21世纪以来我国宇航事业的快速发展对大规模集成电路抗辐照性能提出了更为苛刻的要求。伴随着集成电路工艺的不断进步,辐射导致的软错误正逐渐成为电路可靠性的一个难题。集成电路的集成度越高,由SET引起的软错误增长得越快。尤其是电荷共享效应导致的多节点电荷收集使得SET的分析越来越难。在纳米工艺中,单个粒子入射形成的敏感区域已经可以同时影响多个器件,从而导致这些器件同时进行电荷收集。一方面,电荷共享效应可能使采用冗余加固的电路失效;另一方面,电荷共享由于脉冲窄化而使电路中传播的SET脉冲宽度和横截面积缩减,进而导致集成电路的敏感面积减少,因此研究脉冲窄化效应与集成电路敏感面积的内在关系对集成电路加固设计具有十分重要的意义。本文针对纳米CMOS工艺,研究了脉冲窄化效应对集成电路敏感面积的影响,取得的主要研究成果如下:(1)在体硅65nm CMOS工艺下采用3D TCAD器件模拟,发现脉冲窄化效应能有效地减少反相器电路的敏感面积,入射粒子的能量越高,脉冲窄化效应对反相器电路的敏感面积的影响越大。提出了一种促进反相器电路之间脉冲窄化效应的栅隔离技术,3D TCAD模拟表明:提出的栅隔离技术能更有效地促进晶体管之间的脉冲窄化效应,反相器电路的敏感面积减少得更多。(2)在体硅65nm CMOS工艺下采用3D TCAD器件模拟,发现脉冲窄化及电荷共享效应能有效地减少SRAM电路的敏感面积,入射粒子的能量越高,脉冲窄化效应对SRAM电路的敏感面积的影响越大。提出了一种促进SRAM电路之间脉冲窄化效应的栅隔离技术,3D TCAD模拟表明:提出的栅隔离技术能更有效地促进晶体管之间的脉冲窄化效应,SRAM电路的敏感面积减少得更多。(3)在SOI 65nm CMOS工艺下采用3D TCAD器件模拟,发现晶体管的敏感面积相对于体硅工艺要小很多。栅隔离技术使得晶体管之间能发生脉冲窄化效应,能有效地减少反相器电路的敏感面积,入射粒子的能量越高,脉冲窄化效应对反相器电路的敏感面积的影响越大。