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随着千兆比特点对点链接、大容量的无线局域网(WLAN)、短距离高速无线个人局域网(WPAN)和车用雷达等高速率宽频带通信应用的市场需求不断扩大，设计和实现具有高集成度、高性能、低功耗和低成本的毫米波MMIC迫在眉睫。作为成熟的工艺，Si基CMOS具有低成本、低功耗以及能与基带IC模块的工艺相兼容等优点，但是与GaAs相比，其在高频性能和噪声性能方面并不具备优势。然而，随着深亚微米和纳米CMOS工艺的日趋成熟，其沟道长度不断减小，截止频率fT不断增加，设计和实现毫米波CMOS集成电路已成为可能。本论文对毫米波CMOS集成电路设计的关键技术--毫米波频段的有源与无源器件建模做了研究，并采用TSMC 0.18μm 1P6M CMOS工艺设计实现了36GHz CMOS接收机前端电路。
本文首先对应用于毫米波频段的MOSFET、积累型MOS变容管和共面波导的建模作了详细探讨，研究其器件构造、工作机理，提出了等效电路模型和相应的模型参数提取方法。随后，本文对接收机前端中的主要单元电路--源极电感负反馈的差分式共源共栅低噪声放大器、Gilbert有源双平衡混频器作了详细探讨。研究了低噪声放大器的噪声优化方法，混频器的工作原理、增益和线性度的改进方法，并给出了具体的设计过程。最后，本文比较了各种无线接收机的结构，给出了36GHz低中频接收机的结构。
采用MINIMOS-NT完成了MOSFET和积累型MOS变容管的建模，采用HFSS和ADS完成了新型低损耗VGCPW的建模，该MOSFET模型可精确预测100MHz至60GHz频率范围内的不同偏置条件下的MOSFET的特性，而积累型MOS变容管模型和VGCPW模型可在100MHz至40GHz的频率范围内预测各自的高频特性。采用Cadence SpectreRF完成了36GHz CMOS低噪声放大器和混频器的仿真，采用cadence Virtuoso Layout Edit完成了各单元电路和接收机前端的版图设计，采用Diva验证工具完成了各单元电路的DRC和LVS验证。仿真结果：低噪声放大器的噪声系数为5.3dB，增益为11.2dB，输入三阶截止点为-1.5dBm，输入1dB压缩点为-9.6dBm，消耗电流为24mA；混频器的变频增益为8.3dB，噪声系数为9.9dB，输入三阶截止点为-3.3dBm，输入1dB压缩点为-12.2dBm，消耗电流为25mA；36GHz接收机前端的增益为18.8dB，噪声系数为8.8dB，3dB带宽为2.44GHz，输入1dB压缩点为-17.7dBm，总电流消耗为49mA，各项性能均达到预定的设计指标。