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H.264视频编码标准是由ITU-T的VCEG(视频编码专家组)和ISO/IEC的MPEG(活动图像编码专家组)组成的联合视频组(JVT)开发的一个新一代视频编码标准。新标准与以往的标准相比较提供更高的编码效率，已经证明在同样的视频质量下它比MPEG-2节省大约50％码率。这种压缩编码效率的显著提高主要是由于新标准采用了很多新的编码技术，如可变块大小运动补偿、帧内预测、整数变换、多参考帧运动补偿和环路自适应去块滤波等先进技术。 H.264中采用的滤波算法是高度自适应的滤波算法，其计算复杂性占到整个解码器的1/3，使之成为实时应用中的瓶颈。基于此，本文研究基于H.264标准的去块滤波算法并对该算法进行VLSI实现。 本文在学习H.264协议的基础上，重点研究了去块滤波算法及其硬件实现，提出了一种基于该算法的环路去块滤波的架构设计，该架构充分考虑了滤波过程中的数据重用，在边界滤波顺序上也做了一定的改进，使得宏块级去块滤波器的片内存储单元与标准滤波顺序相比节约1/3多，完成一个宏块滤波需要360个时钟周期。根据该设计架构，使用Verilog硬件描述语言编写代码，利用CadenceNC-Verilog进行RTL仿真，最后对设计用DesignCompiler在TSMC0.18μm工艺下进行综合，电路综合结果显示：最高频率91MHz下，面积为20790门，功耗为12mW。