低电压标准单元非高斯分布延时模型设计与时序评估

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随着电路集成度的提升,“黄金标准”蒙特卡洛仿真的耗时越来越不可接受,统计静态时序分析方法(Statistical Static Timing Analysis,SSTA)可以加速电路时序分析。但是在低电压下,工艺参数波动导致电路延时呈现非高斯分布,传统的SSTA模型(比如偏正态模型(Skew Normal model,SN))估计的延时分布误差变大。因此,论文研究在低电压下考虑工艺波动参数的影响,建立准确的电路延时非高斯分布模型。论文基于数值建模的思想,对电路延时分布进行双层偏正态密度估计(Double-level Skew Normal Density Estimation,DSNDE)。DSNDE模型包括两步:第一步将单元延时的概率密度函数(Probability Density Function,PDF)表示成偏正态分布形式,根据蒙特卡洛仿真数据进行参数估计。在参数估计阶段,为了提高收敛速度和精度,论文采用遗传算法改进了极大似然估计最优参数选取过程。第二步将单元延时PDF作为输入,根据基于块(block-based)的时序分析方法采用离散延时概率集合计算路径延时离散分布。为了提高路径-/+3sigma延时的精度,论文对路径延时离散分布采用第二层偏正态密度估计预测路径延时PDF。结合路径延时离散分布与延时PDF,估计-/+3sigma延时。论文采用SMIC 28nm工艺库,在0.7V和0.5V工作电压下分别对DSNDE模型进行验证。单元验证电路以反相器、与非门和或非门为例,路径验证电路以ISCAS85测试集为例。实验结果表明:在单元上,当工作电压为0.7V,DSNDE在-/+3sigma延时上的平均相对误差为1.36%/1.45%;当工作电压为0.5V,DSNDE在-/+3sigma延时上的平均相对误差为3.62%/6.19%。在路径上,当工作电压为0.7V,DSNDE在-/+3sigma延时上的平均相对误差为2.47%/2.65%,与SN相比精度提高了16%/67%;当工作电压为0.5V,DSNDE在-/+3sigma延时上的平均相对误差为3.82%/3.85%,与SN相比精度提高了9%/63%。
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