【摘 要】
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随着芯片集成度越来越高,工艺尺寸越来越小,芯片后端的设计难度正在不断增大。对于后端设计者来说,设计出一款高性能的芯片已经成为一项极具挑战性的工作。本课题来源于某企业项目,基于ONFI 4.2协议,完成了一款闪存高速接口模块的后端物理设计。本设计包含IO单元,硬宏模块和标准单元。IO单元总共有108个,硬宏模块总共有60个,标准单元大约有30万门。使用innovus工具进行布局布线,完成了该模块的后
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随着芯片集成度越来越高,工艺尺寸越来越小,芯片后端的设计难度正在不断增大。对于后端设计者来说,设计出一款高性能的芯片已经成为一项极具挑战性的工作。本课题来源于某企业项目,基于ONFI 4.2协议,完成了一款闪存高速接口模块的后端物理设计。本设计包含IO单元,硬宏模块和标准单元。IO单元总共有108个,硬宏模块总共有60个,标准单元大约有30万门。使用innovus工具进行布局布线,完成了该模块的后端物理设计。论文的主要成果如下:（1）完成12nm闪存高速接口模块的布局布线:分别为布图规划,电源规划,标准单元布局,时钟树综合以及布线。在布图阶段,依据数据传输速度,封装要求,来确定108个IO单元的位置;依据时序收敛需求,来确定硬宏模块的位置;依据设计性和制造性要求,插入各种物理单元;依据模块的工作频率和绕线资源来设计电源网络。在布局阶段,先进行粗糙放置,然后利用扫描链重组优化标准单元的位置,最后对时序路径上的功耗和时序进行优化。在时钟树综合阶段,首先设置时钟树参数,性能指标,时钟树单元类型等,然后进行时钟树综合。在布线阶段,首先进行全局布线,然后进行轨道分配,最后优化绕线。（2）根据ONFI PHY的集成规则和设计要求修复数据路径时序偏移（special timing）。布图阶段提前放置关键路径上的标准单元。布局阶段通过设置最大最小延迟来约束数据路径的长度,满足延时的要求。时钟树综合阶段,在数据路径创建时钟信号,通过创建时钟树满足数据路径时钟偏移的要求。（3）进入ECO（Engineering Change Order）阶段修复剩余违例。除了修复数据路径时序偏移,常规的时序路径也需要在多模多角的工作条件下收敛。设计结果表明,基于ONFI 4.2协议的闪存高速接口模块,面积为1773.3μm x765.36μm,工作频率为600MHz,设计规则性检查,逻辑等价性检查,天线效应检查都签核验证,可以流片。通过对这个项目的研究,为深亚微米工艺节点下后端设计所遇到的难题,特别是为解决special timing的时序收敛问题,提供了一个可行性方案和技术思路。
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