实时操作系统由于其调度的实时性、响应时间的可确定性、系统高度的可靠性等特点,被越来越多地应用在汽车电子、航空航天和工业控制等众多领域。但是,已有的实时操作系统内核是加在应用程序中的软件,它不仅增加了存储空间的用量,而且增加了应用程序的额外负荷。尤其在实时性较强的场合,操作内核的大小与应用程序的执行速度构成了一对矛盾,亟待解决。针对实时操作系统的开销导致应用程序可执行性降低的问题,提出基于FPGA的硬件实时操作系统设计方案,即将实时操作系统内核硬化到FPGA上作为独立的模块与处理器并行执行。建立由输入/输出寄存器、中断控制器和实时操作系统主要功能模块组成的硬件实时操作系统总体结构。确定其工作过程:通过数据总线把相应的参数和命令发送到指定硬件单元电路的输入寄存器中,再由硬件逻辑电路进行相应的处理,处理结果送到输出寄存器中以供CPU读取。本文以μC/OS-II实时操作系统为研究对象,根据硬件逻辑电路的并行性特点,修改已有的μC/OS-II中由软件实现的数据结构,搭建各个功能模块的硬件逻辑结构,应用VHDL硬件语言描述各个功能模块,并在ISE 8.2软件环境下进行了仿真验证。本文主要设计并实现了任务管理模块的硬件逻辑电路,通过设计基于片内寄存器的任务控制块TCB(Task Control Block)及基于组合电路的任务调度器,充分发挥了多任务潜在的并行性;设计并实现了简单的中断任务管理模块的硬件逻辑电路,将外部的中断请求作为中断任务,并享有高于普通任务的优先级分配权,当外部中断到来时,相应的任务状态位被置为就绪态,触发任务调度,中断任务被优先处理,提高了中断的响应时间;设计并实现了信号量管理模块的硬件逻辑电路,其中基于硬件逻辑实现的等待任务列表,降低了频繁查表、访问内存带来的系统开销。