随着技术的不断进步,关键领域对亿门级FPGA的需求不断提高,因此本课题基于28nm CMOS工艺设计了一款亿门级FPGA,晶体管数量达到了上亿个,这使得时钟的相位差、延时和抖动的影响愈加显著。同时,为了应对愈加复杂的应用场景,亿门级FPGA中嵌入了多个IP核来实现各种功能,而各个IP核之间不同的时钟频率对于时钟模块提出了更高的要求,传统的调整时钟延时的方法,比如时钟树和缓冲器等等,已经难以应对这样复杂的局面,无法提供高质量的时钟来满足需求,所以需要专用的模块来进行时钟管理。为了满足亿门级FPGA的时钟需求,本文设计了一款应用于FPGA的可编程嵌入式锁相环,作为时钟管理模块,为亿门级FPGA提供低抖动、宽频率的时钟信号。本文首先介绍了FPGA和锁相环的发展历史,接着分析了锁相环的工作原理,电路特性以及设计需求,进行了锁相环的s域建模,并对电荷泵锁相环的环路特性以及噪声特性等进行了分析。在理论分析的基础上,本文设计了作为FPGA中的时钟管理单元的锁相环模块,包括动态重配置电路、鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和预启动电路等。本文设计的锁相环的创新性主要体现在以下三个方面:首先为了满足亿门级FPGA中嵌入的多个IP核的时钟需求,本文在设计的锁相环中的多个模块中采用了可配置设计,比如鉴频鉴相器、电荷泵、环路滤波器、锁定检测电路、分频器等,可以根据需要灵活调整锁相环的锁定速度、锁定条件、输出信号的各个属性等;其次为了应对亿门级FPGA复杂多变的应用场景,本文的锁相环还设计了基于SRAM单元阵列的动态重配置电路,通过读/写信号与地址信号来完成指定SRAM单元存储信息的修改,实现了在不影响其他FPGA模块工作下的锁相环的重新配置,大幅度提升了锁相环的灵活性;最后,为了满足亿门级FPGA对于锁相环更快锁定速度的需求,本文设计的锁相环加入了预启动机制,利用锁相环完成配置到参考信号进入环路的这段时间,使压控振荡器提前开始振荡,减少了锁定时间。本文基于28nm CMOS工艺完成了锁相环的电路设计、版图设计、仿真测试与板级测试,结果证明锁相环可以正常工作,锁相环可接收的输入时钟频率范围为19MHz-800MHz,输出时钟频率范围为6.25MHz-800MHz,输出时钟的分频比、占空比和相移均可以按照需要正确配置,锁定时间远小于指标值100μs,最大输出时钟抖动为455ps@6.25MHz,锁相环可以正确实现动态重配置,各子模块性能均满足指标,鉴频鉴相器的接收频率范围为19MHz-450MHz,压控振荡器的振荡频率达到800MHz-1600MHz。