【摘 要】
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在现代处理器设计中,为了缓解中央处理器（CPU）和内存之间的访问速度差距,多层级高速缓存（Cache）被引入到系统中。因此,对于Cache性能的评估在系统设计的过程中变得越来越重要。本文提出一套解析模型,可以快速评估下游Cache（Downstream Cache）的缺失率。由于该模型不需要对L1级Cache进行时钟精确型仿真,提高了存储子系统解析模型的评估效率。本文提出两种新型的指标参数用于描述
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在现代处理器设计中,为了缓解中央处理器（CPU）和内存之间的访问速度差距,多层级高速缓存（Cache）被引入到系统中。因此,对于Cache性能的评估在系统设计的过程中变得越来越重要。本文提出一套解析模型,可以快速评估下游Cache（Downstream Cache）的缺失率。由于该模型不需要对L1级Cache进行时钟精确型仿真,提高了存储子系统解析模型的评估效率。本文提出两种新型的指标参数用于描述软件的访存特征——重用距离-堆栈距离转换表（RST）,重用区间命中/缺失概率分布（Hit RDH）。RST能够用于描述软件访存中重用距离和堆栈距离之间的关系;而Hit RDH可以用于描述在某一确定的重用区间长度内,L1级Cache命中的访存个数。通过RST和Hit RDH构建解析模型,预测下游Cache的距离分布。借助Stat Stack和Stat Cache模型,本文提出的模型能够快速预测下游Cache的缺失率;借助Stat CC,本文还可以将预测从L1级数据Cache和L1级指令Cache出来的重用距离分布进行合并,从而推测出进入L2级Cache的重用距离分布。本文采用了15个和9个分别来自SPEC CPU 2006和SPEC CPU 2017的基准测试程序来验证多层级Cache模型。与Gem5时钟精确型仿真结果相比,本文所提出的模型对于L2级Cache缺失率评估的绝对误差最大为9%,平均误差在4%。由于一次访存信息的提取在L1级Cache配置不变的情况下,可以被多种不同配置的L2级Cache架构使用,平均评估时间降低。针对四个不同的L2 Cache配置,本文所提出的方法可以使评估速度提升30倍左右。
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