本设计选题是基于与企业的一个合作项目,项目名称是“集成电路设计工程师入职培训”课程建设,主要工作是以RISC-CPU为实例,开发一个集成电路设计流程。RISC即精简指令集计算机(Reduced Instruction Set Computer)的缩写。RISC与一般的CPU相比不仅只是简化了指令系统,而且是通过简化指令系统使计算机的结构更加简单合理,从而提高了运算速度。本文对RISC-CPU的架构进行了探讨,介绍了如何设计RISC-CPU,并且立足于八位的RISC-CPU设计实例,以多种EDA工具——Cadence公司的NC-Verilog仿真工具,Synopsys公司的Design Compiler逻辑综合工具,Cadence公司的SOC Encounter布局布线工具,Mentor公司的Calibre版图验证工具协同设计,系统而全面地介绍了RISC-CPU设计实例从模块划分、设计输入、功能仿真、逻辑综合、时序仿真、布局布线到版图验证等各环节的流程和方法。同时本文在设计中采用了低功耗和探讨了流水线设计方法,使电路的性能更加完善。