随着集成电路设计与工艺水平的进步,芯片的集成度与规模显著提高。同时,由于晶体管密度的提高,单位面积内出现物理缺陷的概率也会变大。为了检测电路中出现的故障,采用了基于扫描链的可测性技术,通过增加辅助电路的方式,将电路中的普通触发器替换为可扫描触发器,使难以测试的时序逻辑电路变成易于测试的组合逻辑电路。然而当前由于芯片规模的巨大与电路系统的复杂,基于扫描链的可测性电路方法仍然存在测试覆盖率低,测试时间较长,占用测试管脚较多等问题。如何使用有限的测试资源,尽可能提高测试覆盖率、降低测试成本成为了测试工作中急需解决的问题之一。本文的研究目标是提高可测试设计中ATPG的测试覆盖率,将基于经典的测试方法,对其进行性能改进与优化。基于这一目标,本文首先阐述了数字电路可测性设计原理与结构,分析一款IP核的系统电路特点,对其进行了可测性设计系统架构的设计与实现。在此基础上,通过仿真验证完成对传统测试方法的优化,提高测试覆盖率,减小电路的测试成本。根据IP核的电路特点,制定了相应的测试方法:由于测试端口的数量有限,采用了对扫描链进行压缩的方法来减少内部扫描链的长度;针对IP核的多时钟域,使用PLL产生高频时钟,经过分频器输出到各个时钟域中,降低了对ATE的性能要求;针对SAF与TDF两种故障模型的测试需求,设计了片上时钟控制电路以切换所需要的测试时钟。完成了扫描链的插入以及测试向量的产生与验证,并针对最终的测试覆盖率报告进行了分析。进行修改压缩率、增加Wrapper链、测试点插入以及测试向量数量控制等方式对测试覆盖率的优化研究。对方法进行理论分析并进行试验,在保证测试覆盖率的同时对测试成本进行考量,以期得到最优化的解决方法:(1)针对电路中端口较少的问题,增加了压缩逻辑,并提出了压缩率的优化方法,研究其对测试覆盖率的影响。(2)针对电路端口处存在的不可控与不可观节点,对其增加Wrapper链结构,使其转化为可控可观测节点,提高了端口部分电路的测试覆盖率。(3)针对电路内部存在的不可控与不可观测节点,进行测试点的插入,并对测试点数量与测试覆盖率的关系进行研究。(4)针对电路中存着测试向量较多的问题,进行测试向量数量的优化方法。在保证测试覆盖率的前提下,减少测试向量数量以减少测试时间。基于上述测试方法的仿真实验结果,本文提出的测试方法对优化测试覆盖率有着显著效果:(1)采用压缩率的测试方法对测试覆盖率的影响较小,约为0.06%左右,同时能减少16.44%的测试时间;(2)采用增加Wrapper链的测试方法能以较少的面积开销增加了端口处的可测性,最高增加了1.84%的测试覆盖率的同时减少了8.46%的测试向量;(3)采用插入测试点的测试方法,增加了电路内部节点的可测性,能在增加1.29%的测试覆盖率的同时减少了39.52%的测试向量;(4)采用测试向量数量优化的测试方法,当测试向量数量较多时,在保证测试覆盖率达到标准的前提下,损失0.68%的测试覆盖率,可以减少14.76%的测试向量。本文所提出的四种测试方法达成了测试目标,对集成电路的高质量测试工作有着重要的参考意义。