视频编码中的帧间预测是MPEG-4、H.264以及AVS等新一代高压缩率标准中的重要技术。它是利用视频图像邻近帧间的相关性,即时间相关性,来达到图像压缩的目的。大多视频图像相邻帧间的细节变化是很小的,即视频图像帧间具有很强的相关性,利用该特点进行帧间编码,可获得比帧内编码更高的压缩比。　　 亚像素运动估计是帧间预测的一部分,它是在整像素运动估计的基础上,对当前图像进行1/4像素精度的搜索。1/4像素精度亚像素运动估计技术的引入大大提高了新一代编码标准的编码性能,但由于亚像素运动估计算法的不规整性同时增加了硬件实现的复杂度,为视频编码芯片的实现带来了难度。　　 本文主要对AVS标准中的亚像素运动估计的硬件实现进行研究。在综合考虑AVS视频压缩算法及硬件设计的特点后,创新点主要体现在以下三个方面。首先,提出了一种亚像素运动估计硬件系统结构,通过与编码器宏块流水控制单元协同,实现了直接模式复用亚像素插值电路,减少了插值电路硬件资源消耗。其次,基于三步搜索法,通过在四分之一像素运动估计模块中加入插值控制单元及插值像素匹配单元,实现了半像素运动估计与四分之一像素运动估计流水处理16×16、16×8、8×16、8×8四个模式,在不损失编码性能的同时,减少了当前宏块的亚像素运动估计时间。最后,本文还提出了一种简化的B帧symmetric模式算法,在保证B帧编码性能的同时,减小了硬件实现复杂度。　　 本文提出的亚像素运动估计硬件系统结构处理一个宏块的时间为789cycles,其中,流水线建立需7cycles,直接模式块级流水处理时间为210cycles,其他四个模式宏块级流水处理时间为572cycles,FPGA(Xilinx xc5vlx330-2ff1760)综合频率为239.023MHZ,硬件资源消耗为LUT:31％;register:32％;RAM:5％。通过顶层Firmware对16×16、16×8、8×16、8×8模式使能信号的控制,本文提出的亚像素运动估计硬件系统结构既可以实现720×576@25fps,也可以实现1920×1080@30fps。