随着IC产业的发展,芯片处理速度快速提高的同时能耗也随之不断增大,而随着CMOS器件尺寸进入纳米时代,各类内部干扰因素对CMOS器件电学特性的影响也愈发明显。同时,随着各类电子产品的加速普及,人们在期望获得更高硬件性能的同时,也希望能够降低设备功耗。针对上述问题,研究者们提出了PCMOS概率器件的概念,即输出并非确定,而是存在概率性错误的CMOS器件。而为了将PCMOS概率电路应用于实际系统中,就要解决如何对其进行仿真建模的问题。基于FPGA的硬件仿真方法具有仿真速度快,仿真过程高度可控等优势,是一种极佳的仿真方式。本文从概率电路底层建模方法出发,对概率电路基本特性进行了全面的介绍,对概率电路开关模型、门电路概率模型进行了详尽的分析。随后对基于FPGA的概率电路仿真方法的仿真速度进行了研究分析,证明了其相对基于PC的仿真方式的仿真速度优势。本文介绍了基于FPGA的单级错误仿真算法,并分析其电路开销。针对单级算法存在的问题,提出了一种新的多级仿真算法,并通过仿真对新算法与已有的单级仿真算法进行了对比分析。仿真结果表明,多级算法可以有效的减小电路开销,从而扩大了FPGA仿真方式的应用范围。本文还针对如何调整电路中各概率单元错误概率的问题进行了研究。首先介绍了一种三步矩阵构建法及其算法过程,分析了其存在的问题,进而提出了一种新的基于最速下降法与二分法的概率调整算法,并对其算法过程进行了详细的分析与仿真,仿真结果证明了二分速降法令概率调整过程更具规律性和方向性,大大加速了调整过程,进而提高了整体仿真速度。