随着IP业务的发展,网络流量越来越大,接入网成为了整个网络的瓶颈。即将到来的多媒体时代对接入网的带宽有着更高的要求,GPON最高可提供下行2.4Gb的上下行带宽,无疑可以很好地满足这一需求。在GPON的4个标准于2004年全部产生后,GPON的商业化提上了日程,在这个过程中,GPON芯片的设计无疑占据了非常重要的地垃。本文所论述的内容主要集中于以下两方面:GPON中AES算法的硬件实现及GPON芯片验证的相关研究。前者由于AES算法的实现复杂,耗用逻辑规模巨大,因此采取一种好的实现方式对控制芯片逻辑规模有着非常重要的意义,目前传统的实现方式由于加密带宽小,不适合GPON中使用;本文提出的一种新的实现方法能够在保证加密带宽的前提下很好地控制芯片的逻辑规模,适合在GPON等高速网络中使用。后者所提到的芯片验证是目前整个IC设计的关键路径,而GPON芯片由于系统的一些特点使得关于它的验证更加复杂,本文将业界前沿的验证技术和GPON系统的特点相结合,提出了适合GPON芯片验证的testbench结构,并给出了部分实现方法。