本文基于“高性能网络处理器技术研究”项目,在设计网络处理器时,为了使其在数据加密解密方面获得更好的性能,设计了专门的加密解密硬件单元来对数据进行安全处理。论文选取AES算法作为网络处理器芯片内部的加密解密算法,首先阐述了AES算法的数学知识,接着详细描述了算法流程,包括加密算法流程、解密算法流程和密钥扩展方案。在此基础上对AES算法的IP核进行硬件设计,将其划分为加密、解密和密钥扩展三个部分,并逐步将功能细化,设计了轮结构中S盒置换、行移位、列混淆和轮密钥加等各个变换和轮密钥生成等模块。采用Verilog HDL硬件描述语言实现了加密解密单元内的各个功能模块。在设计中使用查表法解决了一些复杂数学运算结构影响速度的问题,并改善了列混淆的运算结构,从而大大减少了算法所占资源。在仿真与验证的过程中,首先构建了与处理器相结合的系统测试环境,编写数据聚合模块、异步FIFO缓存模块和输入控制模块,用开源的IP核Openrisc1200向该AES单元发送测试数据,完成对该单元的系统级测试。然后将IP核设计成串行结构,利用Rijndael提供的测试向量集对IP核进行了向量集覆盖测试。测试结果验证了加密解密功能正确性。