高性能带通sigma-delta调制器是数字中频接收机的核心模块,它和数字降采样滤波器一起完成对中频信号的数字化处理。这样,信道选择和I/Q解调等操作在数字域完成,从而提高了接收机的设计灵活性,减小了电路的设计复杂度,因此成为射频通信领域的研究热点之一。本文基于0.18μm CMOS工艺对一种四阶带通sigma-delta调制器进行了分析和设计。首先,本文介绍了带通sigma-delta调制器的原理和结构,确定设计方案—一位四阶单环多路反馈结构,并在MATLAB/SIMULINK环境下对方案进行了行为级验证。仿真结果表明:峰值信噪比可达到90.5dB,满足设计要求。并基于此给出电路系统中关键模块的主要指标,对后期电路设计提供参考。其次,根据行为级建模提供的系数,基于TSMC0.18μm工艺,采用1.8V电源,200倍的过采样率,80MHz的有效采样频率,对中心频率为20MHz、带宽为200KHz的四阶带通sigma-delta调制器进行了电路级设计,主要包括运算放大器、双延迟型谐振器、一位量化器、反馈延迟和一位DAC电路、时钟产生电路和基准电路。仿真结果表明:峰值信噪比为84.2dB,即有效转换位数为14位,静态功耗为18mW。最后,在电路设计的基础上,对四阶带通sigma-delta调制器进行了版图设计和后仿。其中版图有效面积为:0.7mm*0.4mm;后仿结果表明:信噪比为75dB,基本满足设计要求。