伴随着半导体工艺的不断进步,微处理器的集成度和工作频率迅速提高,微处理器系统的应用也日趋广泛。单个芯片处理能力的不断增强,产生了对IO互连通信带宽的巨大需求,工业界为此推出了适用于不同情况下的高速互联协议,包括HT、PCIE、DDR等。这其中,处理器与内存的通信连接至关重要,如何提高处理器对内存的读写速度,成为高性能微处理器系统设计的关键技术之一。　　 根据JEDEC标准,处理器和内存的通信协议经历了DDR、DDR2,再到DDR3的演变过程。DDR内存通信协议包括控制器和物理接口层(PHY)两大部分。DDR PHY提供了控制器和内存颗粒之间的连接通路。在高速通信中,它一方面要保证数据、时钟、地址信号间的时序关系,另一方面也要保证高速信号的质量和电气性能。在DDR3时代,最高的数据传输频率达到了1.6Gb/s/pin。传输频率的提高对DDR3 PHY的设计提出了更高挑战,这主要体现在对准精度增加、驱动环境复杂多变、信号完整性敏感三个方面。　　 为解决这些问题,满足高频传输下的各项要求,需要对DDR3 PHY的关键模块进行全定制电路设计,这主要包括数字延迟锁相环(DLL)、数据通路、补偿电路三大部分。在对高性能DDR3 PHY的工作原理进行分析之后,结合应用需求和先进工艺特点,本论文完成了各模块的电路和版图设计。通过两级鉴相器和双向数字延迟链的结构创新,本论文在保证较低翻转功耗的同时,实现了后仿延迟精度达到25ps的高精度数字DLL;通过前级驱动和输出级的结构改进,本论文同时满足了高速信号对驱动强度和信号完整性的要求;通过三级反馈环路的电流镜结构改进,本论文的补偿电路既保证了对电源噪声的良好抑制,也实现了高精度校准。　　 在以上研究的基础上,本论文在TSMC28nm和ST32nm工艺下分别实现了数据传输频率达到1.6Gb/s/pin的高性能DDR3 PHY的全定制电路设计。