JPEG2000是新一代静止图像压缩标准,随着多媒体和网络传输技术的快速发展,对图像压缩速度和效率提出了更高要求,采用VLSI设计技术将JPEG2000或其中模块嵌入到芯片设计中得到了越来越多的研究。在JPEG2000中,核心模块EBCOT具有以位处理为主、计算密集度高、控制复杂、耗时大的特点,用软件处理将会很难对速度进行优化。本文在深入研究JPEG2000实现架构、EBCOT编码器工作原理以及IP核接口规范的基础上,成功地用VLSI设计技术设计了EBCOT Tier-1编码器电路,并封装成可重复利用的IP核,利用软硬件协同设计方法分别在NiosⅡ和ARM平台对该IP核进行了验证,实验结果表明,该设计有效地提高了JPEG2000的图像压缩效率和速度。 本文主要是分析EBCOT Tier-1编码器中的位平面编码和基于上下文的自适应二进制算术编码(MQ编码)算法,对现有的各类加速方案进行分析和研究,选用并行处理技术完成高性能的EBCOTTier-1的VLSI设计。位平面编码器采用样本并行策略,通过显著性预测逻辑解除了显著性之间的相关性,在每个过程中,每周期可同时处理一个完整的条带列,最多每周期可以产生10个上下文数据对(CX-D)。MQ编码器以四级流水线结构为基础,采用了概率超前预测、前导0位超前检测、扩展概率估值表等加速策略,每周期可以同时处理两个CX-D对。对于EBCOT中的失真计算模块,本文采用了量化中值替代法简化了计算复杂度,减少了硬件开销。同时,权衡考虑整体吞吐率和硬件面积,优化中间缓存,最终完成了EBCOT Tier-1编码器的整体设计。电路设计采用Verilog硬件描述语言来实现,经过Modelsim工具仿真验证,该编码器达到了设计要求。在此基础上,完成了基于Avalon总线规范和基于AMBA总线规范的EBCOT Tier-l IP软核的封装。利用基于Avalon总线的EBCOT Tier-1 IP核作为硬件加速模块,结合JPEG2000标准组织推荐的Jasper软件,本文实现了基于Nios Ⅱ软核处理器的JPEG2000编码软硬件协同设计。对基于AMBA总线的EBCOT Tier-1 IP核,本文实现了以DMA的方式进行数据传输,进一步提高了系统的整体效率。在Altera StratixⅡ FPGA上对基于Avalon总线的EBCOT Tier-l IP核进行综合,最高时钟频率可达56.48MHz,使用的ALUT单元和存储器资源分别为4310个和29696位。基于Nios Ⅱ的软硬件协同验证结果表明,在50MHz工作频率下,采用EBCOT Tier-1 IP核实现的JPEG2000编码速度比纯软件提高了约2.5倍。在低比特率编码下,采用失真估值计算后重建图像的PSNR降低仅为0.01-1.6dB。