本文设计了512×8 SRAM（静态随机读写存储器），设计基于UMC 0.35工艺，地址取数时间小于6ns。由于所设计的SRAM作为嵌入式IP模块应用，因此在速度、面积、功耗三者之间反复权衡，力求达到一个最佳值。设计中采用了诸如存储阵列分块技术，地址探测技术，预充电及平衡技术，分段译码技术，分级敏感放大器等一些新技术。电路包括存储阵列、译码电路、敏感放大器、数据输入输出电路，预充电电路等部分。着重于介绍如何降低存储器的功耗和提高存储器的速度。噪声容限的优化增强了SRAM的抗干扰能力。存储阵列分块技术以及分段译码技术降低了SRAM位线和字线的负载电容，从而提高了SRAM的速度。地址探测技术的采用保证SRAM的异步应用。两级敏感放大器的应用在确保对位线微小电压差的放大的条件下，提高了抗干扰能力。设计用Hspice、Star_sim、以及Star_simXT进行仿真，并对不同仿真条件下的仿真结果进行了描述。针对SRAM作为嵌入式应用时测试难的问题，设计了BIST(内建自测试)和BISR（内建自修复）电路，分析了SRAM常见的故障，并描述了针对这些常见故障所采用的算法，采用了故障覆盖面较大的March C+算法设计了BIST电路。对于BISR电路的设计本文提出了两种方案，对两者的优缺点做了比较后作出选择。