随着物联网行业的兴起,微处理器对功耗的要求越来越高,而用于高速缓存的静态随机存储器(SRAM)是微处理器的重要组成部分,为了降低其功耗,降低工作电压是一种有效的方法。但对于SRAM来说,降低电压会使其性能急剧恶化,存储单元的读写稳定性大幅降低,电路的时序可能发生不可预知的错误。基于以上的问题,论文研究了现有的技术,分析其电路结构,指出现有技术的不足之处,在现有技术基础上提出新型的电路结构,使其适用于低电压的环境下。本文的主要创新点包括:(1)提出基于施密特触发器型的10管存储单元,该存储单元可以提升读写能力,写裕度提升150%,读电流增大32%,并且降低了38.4%的静态功耗;(2)提出一种睡眠模式可动态调节的译码器,提出的译码器动态功耗降低了16.8%,静态功耗降低了75%;(3)提出可编程复制位线延迟技术,用于解决复制位线延迟不够精确的问题。提出的电路结构可以通过外部信号调节复制位线的放电单元,可以大幅提高复制位线的速度和能耗效率,并能使SRAM工作在更大的电压范围;(4)提出一种位线泄漏电流补偿电路,用于降低存储单元泄漏电流对位线放电的影响。这种电路可以使位线放电延迟降低64.1%以上,大大提升了SRAM在亚阈值电压条件的性能;(5)提出了衬底偏置的高阻输入型灵敏放大器,设计的灵敏放大器的速度提高了5.3%以上,失调电压偏差的标准差降低36.4%。本文采用SMIC 55nm 1P8M标准CMOS工艺实现了32kbit的SRAM,版图面积为194370um2,设计的SRAM最低可工作在300m V的电压下,在此电压下,SRAM的频率可以达到250k Hz,功耗为84.72nW。