随着集成电路工艺的不断进步与时钟频率的不断提高，高性能芯片物理设计中片上偏差（On Chip Variation，OCV）的影响越来越大，物理设计对时钟偏差的要求也越来越高，这极大增加了时钟树综合（Clock Tree Synthesis，CTS）的设计难度。在超深亚微米工艺下，传统的时钟树综合技术难以满足高性能芯片的时钟偏差要求。网格型时钟分布结构以其很小的时钟偏差和对OCV不敏感的特性，在高性能芯片的设计中受到广泛关注。本论文对时钟网格（Clock mesh）的设计方法开展深入研究，详细论述了时钟网格的结构、原理与基本设计流程。在基本设计流程的基础上，提出了预处理、网格构建与整体综合三大设计部分，针对关键的网格构建设计中不易确定的全局网格密度、网格驱动器尺寸及其数目等设计参数，将布线资源极小值点的预估方法与FO4（Fanout of4）原则作为理论依据，提出了一种有效的参数选取方法。该方法基于理论分析，先确定初始值以缩小参数选择范围，然后根据选择范围，选取多种不同参数进行快速时钟网格全流程设计与仿真，得出时钟偏差、插入延时、时钟网络功耗、时钟信号布线资源等各项结果，进行全面对比以选定设计参数，达到具有尽量小的时钟偏差、插入延时与最佳功耗及布线资源占用率等设计目标。基于本论文所提出的时钟网格设计具体流程与参数选取方法，以SMIC65nm工艺下的比特币挖矿芯片BES6501为例进行时钟网格设计验证。BES6501规模为300万门，时钟频率为500MHz，内含128个SHA256散列函数运算单元。采用层次化的方法对该芯片进行数字后端物理设计，使用全局树局部网格的整体时钟分布结构，对SHA256运算单元使用时钟网格设计技术，并与目前最常用的时钟树综合设计后的结果进行对比与分析。时钟综合结果显示，采用时钟网格设计后，由于全局网格的均衡作用以及预驱动树的较少逻辑级数，时钟偏差仅为传统时钟树的2.2%，插入延时为传统时钟树的35%，且在OCV模式下的时序收敛情况与通常使用的最好_最坏（Best case_Worst case，BC_WC）模式下基本相同。与传统时钟树结构相比，总功耗仅增大了6%。本论文通过时钟网格设计实例，验证了时钟网格设计方法的可行性。本论文的研究工作和研究结果为超深亚微米下全流程时钟网格设计提供了很好的参考和借鉴。