近年来,深度学习技术已经在多个领域取得巨大突破,如目标检测、图像分类、语音识别、自动驾驶、超分辨率重构等,这其中,卷积神经网络模型无疑是最具代表性的深度学习技术之一。越来越复杂的模型虽然可以解决更多样化的任务,但是随之而来的是计算复杂度的迅速攀升与对大量存储空间的需求。目前对网络模型的训练与推理可通过超高算力的GPU集群来实现,然而在边缘设备上部署模型则面临着更复杂的挑战。首先,摩尔定律的限制使得人们不能永远寄希望于工艺的进步而带来算力的无限提升。其次,庞大的计算数据量与内存需求是边缘设备不能承受的。因此,为了在资源有限的边缘化平台上部署深度学习的模型且不影响其处理速度,设计针对深度学习的高能效、高吞吐率、低功耗、低延时的硬件加速器是非常有必要的。对于推理阶段而言,现有的研究已经有许多关于硬件加速器的设计工作,人们在高算力平台上对模型进行训练,而后用训练好的模型部署到边缘设备上进行相应的推理任务。然而对于专用于训练阶段的硬件加速工作却寥寥无几,由于训练阶段数据量大、片内外访存频繁、内存需求高等特点,极大增加了其硬件部署的难度。除此之外,训练过程涉及到更多的前向反向计算,若机械性使用用于推理的加速器不仅达不到令人满意的效果,还有可能适得其反。因此,设计专用于深度学习训练的硬件加速器是解决该问题最好的方式。在这样的背景下,本文聚焦于上述问题,提出深度学习在训练阶段的加速器设计等方案。首先,本文介绍了目前的神经网络加速器。目前大多数加速器都是针对推理阶段设计的,而对于训练阶段的加速工作则比较少。本文提出了一个基于FPGA的可重构深度神经网络训练加速器。具体来说,本文设计了一个可重构处理单元,该单元在统一的体系结构中灵活地支持各种计算模式。另外提出了一个经过优化的体系结构,实现了批量规范化层在不同阶段的计算。利用本文提出的框架在Xilinx VC706平台上实现了CIFAR-10数据集的通用模型ResNet-20的训练任务,实验结果表明该加速器明显优于其他同类加速器的工作。生成对抗网络（GAN）作为最具代表性的深度学习网络之一,近年来在图像生成、风格转换、视频生成等领域得到了广泛的应用。然而,由于该网络的训练计算复杂度高、中间存储数据量大,且GAN的训练包含生成器和鉴别器两个网络的迭代更新,相比传统的深度神经网络更加复杂,因此在嵌入式平台上训练GAN是一个非常具有挑战性的问题。因此,本文提出了一个基于FPGA的可重构训练加速器,以提高GAN的训练效率。首先,由于卷积计算可看作是大量的乘累加操作,而快速FIR算法的原理是适当增加加法器数量来达到减少乘法器数量的目的,与硬件设计尽量减少乘法器的思路不谋而合,因此本文针对GAN训练的特点,对级联FFA算法（CFFA）进行了优化,并在此基础上设计了一个快速卷积计算单元（FCPE）,该计算单元可以灵活地支持GAN训练中的各种计算模式。然后,基于FCPE设计了一种可重构优化架构,以支持GAN训练的前向计算、反向误差计算和权重梯度更新过程。最后,本文基于以上设计在Xilinx VCU108平台上实现了对深层卷积生成对抗网络（DCGAN）的训练。实验结果表明,本文提出的设计在吞吐量和能效方面分别达到了315.18GOPS和83.87GOPS/W的结果。比较结果表明,本文的训练加速器性能明显优于其他同类加速器工作。综上所述,本文致力于深度学习训练硬件加速器的设计,结合算法的优化与硬件架构的设计,提出了基于FPGA的相应加速方案,相比于该方向上的其他科研工作有整体性能上的提升。