随着CMOS集成电路特征尺寸继续朝着超深亚微米方向前进，集成电路系统的规模越来越庞大，芯片能集成的晶体管数量越来越多，集成电路的复杂度也越来越高。随着基于可复用IP核的片上系统(SoC)的设计方法得到广泛的应用，芯片的设计更加方便、设计周期更短。同时，由于IP核深深嵌入在SoC的内部，SoC的测试面临越来越多的挑战。测试问题甚至已经发展成为SoC设计的一个瓶颈。传统的测试主要着眼于提高芯片的可测试性，进行测试生成和可测试性设计。在进行可测试性设计过程中，如何提高故障覆盖率、降低测试时间和面积开销从而降低测试成本是研究者们主要考虑的目标，但如果过高的测试功耗很可能使得测试失效，严重的将导致芯片彻底损坏，产生不应有的产量损失从而间接提高芯片的生产成本，因此测试功耗问题也引起越来越多的研究者的关注。测试功耗成为影响集成电路可测试性设计的重要问题，因此降低测试功耗是测试开发的一个重要目标。 本文在详细研究扫描路径的测试结构的基础上，提出了IP层的测试功耗优化技术-门控扫描时钟和测试矢量排序(GSC&TVR)混合的方法。对于具有一条或者多条扫描链的测试结构的IP核，采用门控扫描时钟技术，使得扫描链上的扫描时钟频率只有测试时钟频率的一半，但测试时间没有增加。该方法可以大幅度的降低IP层的测试功耗。测试矢量排序法可以进一步降低IP核的测试功耗。本文采用贪婪算法进行测试矢量的排序，算法过程简单，运算量小。 在IP层的测试功耗优化技术基础上，本文进一步提出采用功耗约束的测试调度(PCTS)方法以优化SoC顶层的测试功耗。在确定总线型TAM框架的前提下，组成均衡的wrapper链，并采用启发式算法进行功耗约束的测试调度，使SoC的测试时间最小化，并在测试的任何一个时刻，总的功耗都没有超过额定功耗。 在ISCAS89和ITC02的平台上，本文利用Synopsys的EDA工具对提出的IP层的测试功耗优化技术进行验证，并使用C++语言对SoC顶层的功耗约束的测试调度技术进行算法级的验证。验证的结果表明，与使用标准扫描以及未进行矢量排序施加的方法(OS)相比，GSC&TVR技术能使得IP层的测试功耗平均降低41.98％。PCTS方法能在满足测试功耗约束前提下，使得SoC的测试时间最小化。 测试功耗已经成为SoC开发过程中不可忽视的问题，因此本文所提出的IP层和SoC项层的测试功耗优化技术，从不同层面上有效地降低SoC的测试功耗，对于降低SoC的测试功耗，不仅具有理论意义，而且具有现实意义。