测试功耗相关论文
针对扫描树测试结构中树形扩散扫描方式存在的三个问题：冗余功耗较大，输出端口太多，响应压缩容易产生混淆，本文提出了一种低硬件开销的......
在注重VLSI芯片低功耗设计的今天,如何有效地降低CMOS电路测试功耗是一个有意义的耗三种依据来优化测试向量集内的排列顺序,达到降......
本文通过调整测试向量中未确定位的数目,来考察测试向量中未确定位对测试功耗优化的影响.ISCAS85和ISCAS89电路集的实验结果表明:......
三维片上网络（Three Dimensional Network-on-Chip，3D NoC）由2D NoC在垂直方向采用TSV技术堆叠而成，其具有可重用和易扩展等特性以及芯......
该文取得了以下研究成果: (1) CMOS电路平均功耗估计的研究.(a)该文采用统计方法建立了一套电路功耗分析的新理论,提出了无时延的......
随着超大规模集成电路的不断发展,芯片的规模变大,结构变得更加复杂,对芯片进行测试时所需的测试数据量在不断增加,使得测试时芯片......
为降低内建自测试测试功耗,提出一种基于粒子群优化算法的确定性测试图形优化方法;首先,引用CMOS电路动态功耗相关模型对测试图形......
为了解决3D并行测试时测试功耗密度大，造成的局部过热问题，提出一种热量敏感的并行测试方法．首先分析了众核芯片采用并行测试时面临的......
在基于核的设计中，NoC是一种新的范例．NoC测试时重用片上通信网络为减少测试代价起到了决定性作用。然而，在当今的高密度系统上的功耗......
本文提出了一种新的寄存器分配算法，该算法基于ILP原理，在测试功耗约束条件下进行建模，对设计空间进行全局寻优，得到电路RTL结构的同时......
随着CMOS器件进入超深亚微米阶段,测试时产生的功耗比系统正常工作时的功耗高很多,测试功耗正逐渐成为影响芯片设计的重要因素,芯......
本文在扫描阵列的基础上,对其进行改进,将重叠位块法应用于其上,并提出了一种局部优化的位片分块算法,进一步缩短了测试时间和降低......
在注重VLSI芯片低功耗设计的今天,如何有效地降低CMOS电路测试功耗是一个有意义的耗三种依据来优化测试向量集内的排列顺序,达到降......
本文研究时滞测试(应用)中的功耗问题,提出一种降低时滞测试功耗的测试向量排序方法.本方法利用时滞测试向量对之间的海明距离为测......
随着集成电路的迅猛发展，工艺技术愈加完善，片上系统（SystemonaChip，SoC）得到十足发展。SoC以其较小的面积集成了强大的电路功能，满足了......
随着CMOS集成电路特征尺寸继续朝着超深亚微米方向前进，集成电路系统的规模越来越庞大，芯片能集成的晶体管数量越来越多，集成电路的复......
IP核集成化的SoC测试,测试时间与测试功耗是两个相互影响的因素。多目标进化算法能够处理相互制约的多目标优化问题。在无约束条件......
测试功耗、测试时间是SoC测试优化中的两个测试目标，它们之间存在相互影响的关系。在多目标优化过程中，进化算法对于解决多目标优化......
研究了数字集成电路测试过程中的功耗问题,提出一种新的测试向量重排序方法,有效地减小了测试过程中电路状态的翻转次数。该方法根......
随着集成电路制造技术的发展，高集成度使得测试时的功耗成为集成电路设计必须考虑的一个重要因素，低功耗测试也就成为了测试领域一个......
提出一种测试功耗优化的新方法,它通过阈值门电路调节和漏电流优化两种方法相结合来降低静态功耗。通过算法寻找电路的关键路径,去......
本文针对具有柔性结构的SoC总线测试系统,将面向TAM总线的测试时间与测试功耗优化问题转化为SoC测试矩形排样问题,并针对SoC测试的......
本文提出了一种SOC互联总线测试完整性故障的结构优化方法,本方法是在功耗限制下通过分配TAM使测试时间最小,从而优化了系统测试结......
IP核集成化的SoC测试，测试时间与测试功耗是两个相互影响的因素。多目标进化算法能够处理相互制约的多目标优化问题。在无约束条件......
在SoC测试时，测试功耗和测试成本是其可测性设计中最重要的一点要求。在分析了常见测试结构的测试功耗的基础上，提出了一种并行扫描......
提出了一种两级扫描测试结构：根据电路结构信息对时序单元进行分组,同组的时序单元在测试生成电路中共享同一个伪输入;将时序单元划......
时延测试向量排序是降低测试功耗的有效技术。提出了基于马尔可夫决策模型的时延测试向量排序新方法。对时延测试向量进行重排序，利......
IEEE1149.7标准的提出对系统芯片在测试过程中出现的片上多TAPC、测试功耗急剧增加等难题提供了有效的解决办法;现有TAP.1器件通过......
在分析全扫描内建自测试(BIST)过高测试功耗原因的基础上,提出了一种选择部分寄存器成为扫描单元的部分扫描算法来实现低功耗BIST.......
提出考虑测试功耗的扫描链划分新方法．首先为基于扫描设计电路的峰值测试功耗和平均功耗建模，得出测试功耗主要由内部节点的翻转引起......
基于扫描链技术的SoC芯片测试可产生比正常使用模式下更大的功耗,这将会对器件可靠性产生不利影响,故在测试时需要将芯片测试功耗......
以减少系统芯片SOC测试时间和测试数据量为目标，引入量子进化算法完成层次型SOC在功耗约束条件下的建模和算法设计并得到相应的测试......
利用一个和扫描链等长的扫描移位寄存器,对传统扫描链进行改造,提出了一种新型的选择触发的扫描链结构。它有效地降低了传统扫描链......
降低集成电路的功耗是目前广泛研究的一个问题,而降低测试功耗正是其中的一个方面。本文提出了一种基于“无关值”方法,将该方法应......
提出一种新的压缩编码———VariableTail对测试数据进行压缩.建立了两个优化模型,并提出了一种测试向量排序和不确定位定值算法.......
电路测试中扫描测试是最常用的一种技术,但扫描测试过程中会存在功耗过高的问题,本课题针对这一问题,提出了一种在扫描测试结构中......
基于遗传算法，建立了片上系统芯片（SOC）的图模型，对逻辑级的SOC结构进行精确量化；然后，对模型应用遗传算法进行分析，得到了电路的理想分割......
解决数据容量大的问题是当前SOC测试中的一个主要挑战.对此提出了一种基于无关位填充的变游程编码测试数据压缩方案,该方案利用变......
在组合电路内建自测试过程中,为了保证在获得较高故障覆盖率的条件下,减少测试功耗,提出了一种确定性低功耗测试矢量的生成结构,该......
扫描测试是超大规模集成电路测试中最常用的一种技术．但在扫描测试过程中，扫描单元的频繁翻转会引起电路中过大的测试功耗，这对电路测......
文章提出了一种针对片上网络通讯架构的测试方法,该测试方法可以测试路由器各端口以及各条链路;其主要目标是优先考虑降低测试NoC......
测试功耗、测试时间是SoC测试优化中的两个测试目标,它们之间存在相互影响的关系。在多目标优化过程中,进化算法对于解决多目标优......
在系统芯片SoC测试中,测试时间与测试功耗是两个互相影响的因素。多目标进化算法能够处理相互制约的多目标同时优化问题。在无约束......
为了同时解决目前SOC测试工作中面临的测试数据量、测试功耗、测试时间三方面的难题，提出一种基于random access scan架构的SOC测试......
针对低压断路器大电流检测设备的功耗高和自动化水平低等方面的问题,对低压断路器相关检测标准和目前设备存在问题进行了归纳,提出......
在路由器数量、测试带宽、TSV数量和功耗的多重约束下进行三维片上网络(Three Dimensional Network-on-Chip,3D NoC)资源内核测试......
随着集成电路制造工艺的突飞猛进,SoC(System on Chip)的应用普及,芯片的功能不断丰富,包含的功能模块也越来越多,使得测试难度和......
