随着社会迈入“智能时代”,身边无处不在的智能机器和传感设备对高性能的ADC(模数转换器)有较大的需求,SAR(逐次逼近型寄存器)ADC是其中比较常见的一种结构。通常情况下,SAR ADC一般应用于中低速的场合。但是随着CMOS工艺的进步和分时采样结构的应用,SAR ADC的速度有了明显的提高,单一SAR ADC转换速率可达百兆量级。通过分时采样技术可以在同样精度下得到媲美Flash ADC(闪速型模数转换器)的速度达到GHz水准,而在功耗和芯片大小方面又具有先天的优势,所以高速SAR ADC是当前的热门研究方向。本文以此为背景,探讨了在纳米工艺下SAR ADC的工作性能,设计了一款在65nm工艺下量化精度十位采样率100MS/s的SAR ADC芯片。SAR ADC主要包括电容阵列、比较器、数字控制逻辑三个部分。本文采用两级权重电容阵列结构的分段式DAC(数模转换器),大大减小了电容数量,降低了版图面积,并对桥接电容和寄生电容的影响做了详尽分析并计算了单位电容;探讨了比较器工作原理,对其延迟作了考虑,采用了带前置放大的动态比较器,并通过改进电容阵列首位的采样方式来降低比较器共模输入电压的变化程度;对数字逻辑做了改进,降低了数字电路移位寄存所造成的延迟时间,进而提高了ADC的速度,最后用cadence软件进行了整体电路的设计和版图的绘制。在电源电压为1.2V、100MS/s采样率的工作模式下,前仿真结果SFDR(无杂散动态范围)达到78dB,有效位数为9.68位。后仿真结果SFDR为68dB,有效位数为9.41位。核心版图面积仅280um×130um,整体仿真功耗约为1.2mW,满足基本要求。