深亚微米工艺下集成电路规模和复杂度的日益增加,使得传统的、以逻辑为中心的设计流程已经难以满足现代VLSI设计的要求。对于180纳米以及更高工艺水平的集成电路,互连线成为决定电路功能和性能的关键因素,迫使EDA工程师重新打造以互连为核心的设计流程。同时,随着工艺水平的持续提高,导线与导线之间的间距越来越小,而导线的纵横比却在持续增加,导致相邻导线间的耦合电容在整个线电容中占据的比重越来越大,由耦合互连所造成的容性串扰噪声对纳米设计的信号可靠性造成严重威胁。互连串扰噪声问题已经成为制约VLSI设计持续发展的主要瓶颈。本文结合VLSI设计的发展趋势,对互连串扰噪声的相关问题进行深入研究,取得了如下创新性成果:首先,针对互连串扰噪声对电路功能的影响,提出一种基于改进的噪声窗口模型的功能噪声故障分析方法。将相邻线间的信号跳变方向考虑到噪声窗口模型中,建立改进的噪声窗口模型,然后在此模型基础上对噪声群进行分析,利用时变虚拟干扰线表示噪声群中弱干扰线集合的组合噪声结果,同时考虑受扰线的弱干扰线集合、强干扰线集合以及传播噪声,得到精确的可实现有效噪声脉冲结果以及相应的有效干扰线集合。其次,针对层次的VLSI设计结构,提出两种识别由层次结构中模块间连接而产生的全局虚假交叉耦合的分析方法。首先对逻辑敏化的交叉耦合进行定义,然后在层次结构中引入局部虚假交叉耦合和全局虚假交叉耦合的概念,利用控制输入向量集合(Control Input Vector Set,CIVS)或者X-函数考虑各模块信号间的逻辑关系,进而识别层次设计中互连线路上的虚假交叉耦合。再次,针对互连串扰噪声对电路性能的影响,提出一种top-k延迟噪声故障分析方法。由于互连串扰噪声的分析空间通常过大,因此首先通过逻辑分析方法有效地修剪受扰线和干扰线组合的分析空间,然后利用时序窗口计算受扰线和干扰线之间的虚假延迟噪声故障的发生概率,找到实际电路中最有可能引起虚假延迟噪声故障的top-k条干扰线,使得在允许的时间范围内能够消除最多的虚假噪声,降低串扰噪声影响下时序分析的悲观度。最后,针对工艺缩小后同益凸显的互连物理效应,提出一种基于简化分布式RC-π模型的串扰噪声统计分析方法。分析对比现有的互连串扰噪声模型,选用分布式RC-π模型以更好地考虑深亚微米工艺下大量的长互连线,并利用静止干扰线和树枝简化技术降低分布式RC-π模型的复杂度;在简化分布式RC-π模型的基础上,提取各互连线分段上精确的局部制程变异,建立以制程变异为基底的串扰噪声线性表示模型;利用网格结构考虑分布式RC-π模型各分段参数间的空间相关性,以同时考虑空间相关及相互独立的非高斯分布和高斯分布下的互连制程变异;最后利用主要分量分析和独立分量分析技术分别将空间相关的高斯和非高斯制程变异转换成相互独立的变量集合,并采用矩匹配策略得到串扰噪声变量的概率密度分布。实验结果表明,该方法既能保证以往方法的效率,又能在很大程度上提高串扰噪声估算的准确度。