本文描述了一种优化的可配置的硬件实现AES算法的结构。与软件实现相比，硬件实现AES算法具有更好的安全性和更高的速度。本文首先介绍了AES加密算法和其所需的基本的有限域(GF28)运算。然后，本文分析了AES算法硬件实现的要点和难点。根据不同的应用领域，AES算法的硬件需要面积和速度的折中。一些应用，如移动电话和智能卡需要较小的面积；另外一些应用，如ATM和网络安全则需要较快的速度。还有一些应用，如通用安全芯片的外围设备模块，需要速度和面积的折中。 该设计实现了AES算法标准规定的全部功能。为了适应作为通用安全芯片的外围设备模块，该AES硬件电路实现了电路面积和速度的折中。该设计对AES算法标准中执行步骤的顺序进行了调整，采用了等效的解密结构，适合于加密和解密单元在同一芯片上实现。由于使用了非流水线的结构，该设计既可以实现AES的非反馈工作模式又可以实现反馈工作模式，而流水线结构只能实现AES的非反馈工作模式。该设计改进了动态密钥的调度结构，支持128位、192位和256位密钥，可以灵活地设置AES硬件单元的加密强度。 最后，该设计成功地完成了功能仿真。在Xilinx的FPGA VirtexII XC2V3000平台进行了性能评估；在SMIC 0.18μm标准工艺库上完成了布局布线前综合。