FPGA（Field Programmable Gate Array，现场可编程门阵列）以其强大的可重复编程能力已经被广泛地应用在航天、军工以及工业控制等领域，成为星载信号处理和控制的关键部件，但是如同一般的大规模集成电路一样，FPGA器件也很容易受到太空单粒子等辐射效应的影响而发生各类故障。因此，对FPGA器件的抗辐射加固和容错设计已成为航天、军工以及工业控制等领域可靠性设计的关键技术。而随着工艺尺的降低，一块芯片上晶体管的数目也越来越多，多位错误翻转(MBU，Multiple Bit Upset)在航天电子器件上发生的概率也越来越大，SRAM型FPGA对辐射中的MBU尤为敏感，因此有必要采用一定的方法来降低MBU的影响，提高FPGA的可靠性。　　错误检错纠错码(Error Dection and Correction Code)是一种非常有效的系统级加固方法。其中，以汉明码最为经典，可以用较小的冗余和功耗纠正一位错误，检测两位错误，但是针对FPGA的多位单粒子翻转，其纠错能力有限，不能提供足够的可靠性。因此，本文通过对在数字通信系统和存储系统中广泛应用的RS码进行必要修正，使之能够对FPGA在太空中高辐射环境下的多位错误翻转(MBU，Multiple Bit Upset)效应进行容错加固。　　本文针对FPGA的多位单粒子翻转，设计并实现了高速率、低延时的RS码编译码器，采用流水线结构提高数据的吞吐量。针对RS码编码器中大量使用的乘法器，采用了基于自然基下的常系数乘法器，以及最优弱对偶基比特并行乘法器，使译码器系统达到了较高的数据吞吐率，并降低了译码复杂度。RS译码器的关键方程采用改进的BM迭代算法，由于避免了复杂的求逆运算，大大提高了译码的工作频率。　　最后，采用Verilog HDL语言实现了RS编译码器的RTL级建模;在Xilinx公司ISE13.4平台上实现了功能仿真;在Xilinx XUPV-5LX110T上实现硬件验证，最大工作频率达到176.68MHz，流水延迟为22个时钟周期。实验结果表明，该系统能够有效解决SRAM型FPGA的多位错误翻转问题，可以用于航天等领域需要抗单粒子翻转效应的复杂工作环境。