近几十年来,数字技术得到了飞速发展,数字电路的功能越来越丰富,同时速度也越来越快。在这样一个数字化信息时代,模数转换器作为模拟信号与数字信号间的桥梁,也面临着高速高精度的挑战。为了在高速应用场合中提高时间交织模数转换器的整体转换精度,提高采样时钟精度是一种有效的手段。作为时钟发生器的主流结构,延迟锁定环时钟发生器在时钟电路中有着广泛的应用。本文对延迟锁定环时钟发生器的基本原理和实现方案展开了深入的研究。文章首先阐述了时钟发生器在时间交织模数转换器中所处的位置,根据模数转换器的应用要求推导了时钟发生器的性能指标,然后详细分析了延迟锁定环时钟发生器的噪声特性以及静态相位误差特性。在后续的章节中,对延迟锁定环路中包含的模块电路进行对比,分析和总结了现有的实现和改进方案。从延迟锁定环中的静态相位误差问题出发,文章提出了一种新的针对性优化方案,并在TSMC 65nm混合信号CMOS工艺下,以这一方案为基础设计和实现了一个可用于12通道6-bit600-MS/s时间交织ADC中的延迟锁定环时钟发生器。文章详细介绍了延迟锁定环中各模块电路的设计,着重说明了鉴频鉴相器、压控延时链、电荷泵这几个模块的设计。文章最后给出了时钟发生器电路的测试结果,并与国际上已发表的结果进行了比较。当输入时钟为50MHz时,时钟发生器消耗功耗1.71mW,输出时钟均方根抖动为27.5ps,相对输出时钟均方根抖动为2.97。,输出时钟在1kHz频偏处的相位噪声为—91dBc/Hz,1MHz频偏处的相位噪声为—109dBc/Hz,与参考文献的结果相当。测试中上述针对性优化方案使时钟发生器输出时钟的相对抖动减小了4.29。。