雷达收发机下行链路通过变频后,中频信号需要进一步数字化,以便进行解析距离、速度、角度等信息,本文针对雷达接收机中频信号进行处理,完成256点FFT处理器的ASIC设计。通过研究几种典型FFT算法,本文选择基-4算法和流水型架构进行处理器的实现。整个系统包括控制单元、地址产生单元、数据存取单元、蝶形运算单元、旋转因子存储单元、倒位序单元以及取模单元。数据格式为:输入12bit的ADC采样数据,输出12bit的求模值的结果,中间的数据位宽为24位,最高位符号位,15位的整数部分,8位的小数部分。本设计利用SRAM存储输入输出数据以及中间经过蝶形运算的中间数据,旋转因子采用了查找表的方式。蝶形单元采用Booth编码、4:2压缩器以及超前进位加法器,最后采用了改进的复数乘法器的架构。通过Matlab、Modelsim以及VCS相结合的方式,不仅算法级得到验证,在硬件设计和物理实现过程也验证了电路功能的正确性。FFT处理器的物理实现是基于180nm 1P6M的工艺,综合阶段基于Synopsys的工具DC完成,可工作在100MHZ频率下,得到门级网表后通过了网表仿真。后端设计基于cadence的Innovus后端设计软件,完成整个芯片的布局规划,对整个时钟网络做了时钟树综合,通过工具完成自动的布线,之后完成可制造性规则检查以及后仿真,最后完成物理验证,包括DRC和LVS,得到最终版图面积为3.3×2.2mm~2。