论文部分内容阅读
随着通信和多媒体市场的快速增长,数字化成为一种趋势,越来越多的模拟处理技术被数字技术取代。模数转换器(Analog to Digital Converter,ADC)作为模拟域和数字域的桥梁,广泛应用于各类电子设备中。∑△ADC采用以速度换精度策略,结合过采样和噪声整形两大技术,大幅提高了转换精度。在精度要求较高的通信、仪器仪表测量、高品质音频等系统中,∑△ADC成了首选ADC结构。∑△ADC虽然在精度上有很大优势但是却存在着功耗大的问题,尤其是在产品对低功耗的要求越来越严格的情况下,∑△ADC的功耗问题更加突出。同时满足高精度和低功耗的设计要求是∑△ADC发展的一种必然趋势。降低∑△ADC功耗的方案有很多,其中连续时间系统和提高量化器的比特数这两种方案应用最广泛。但是这两种方案都存在着一定的局限性。本文以降低∑△ADC的功耗为出发点,对上述两种方案中的局限性进行改进,提出了基于数字噪声耦合技术的连续时间和离散时间混合的∑△ADC架构。采用连续时间和离散时间相结合的混合结构,既保留了连续时间结构低功耗的优势,又克服了其系数不精确、设计复杂的难点。采用数字噪声耦合技术能在提高量化器比特数的情况下不增加动态元件匹配(Dynamic Element Matching,DEM)的逻辑复杂度。与此同时,提出了开关电容补偿的方法来解决混合架构中因采样导致积分器增益损失的问题。根据上述研究思路,从两个方面对所提出的架构进行了分析与验证。一方面,通过分析与计算,确定了具体的架构模型并进行行为级仿真与验证。同时,对电路实现中的非理想因素,包括运放的有限增益带宽积、运放的转换速率、积分器泄露、积分器增益误差、数模转换器的非线性以及数字噪声耦合对电路带来的非理想因素等,进行了建模与分析,为电路实现提供相关依据。另一方面,在上述分析的基础上,进行了系统电路的设计与验证。整个电路在SMIC180nm CMOS(Complementary Metal Oxide Semiconductors,CMOS)工艺下实现,第一级连续时间积分器采用电路实现简单和功耗低的电阻电容结构,第二级离散时间积分器采用精确度高和线性度好的开关电容结构,采用简单易实现的数据加权平均(Data Weighted Averaging,DWA)结构来实现DEM电路,带噪声整形功能的量化器由中等精度和低功耗的逐次逼近型模数转换器(Successive Approximation Register ADC, SAR ADC)来实现。最终实现的电路达到预期的设计指标,且其性能与系统行为级仿真结果一致。