随着集成电路的迅猛发展，工艺技术愈加完善，片上系统（SystemonaChip，SoC）得到十足发展。SoC以其较小的面积集成了强大的电路功能，满足了对市场化的需求，降低了芯片生产成本，但同时也对芯片测试工作提出了更高要求。SoC能够集成的IP核越来越多，随之带来了激增的测试数据量和高昂的测试成本，给自动测试设备ATE的存储器带来了巨大压力，如何有效减少测试数据量已经成为集成电路测试研究热点之一。　　本文主要对测试压缩技术进行了相关研究，重点在无关位处理方式上对编码压缩的影响，研究如何减少SoC的测试数据、降低测试移动功耗。通过两类编码方法压缩测试数据：针对传统的FDR编码，为了增加0游程长度，首先按列填充无关位，然后运用蚂蚁算法进行向量排序，这样处理后能使向量差分效果更佳。变游程编码同时考虑测试数据中的0和1游程，提出了一种优化游程长度的无关位填充方法，使压缩后的数据位数更少，同时减少了测试功耗，并设计了对应的解码电路。　　在以ISCAS’89标准电路为实验的结果表明：在进行单游程编码前，经过处理后能有效地压缩测试数据，特别在‘0’出现概率不高的测试集中压缩效果更佳；与其它基于变长到变长的编码方法相比，经过变游程编码无关位赋值算法处理后的测试集不仅能得到更有效的压缩效果，还能兼顾优化测试功耗，设计解码器能正常还原成原始数据。