锁相环(Phase-LockedLoop，PLL)作为系统芯片(SystemonChip，SoC)的一个重要模块，为整个芯片提供高速时钟。随着半导体工艺的发展，集成电路的频率不断提高，系统芯片对锁相环的抖动及其测量提出越来越高的要求。传统的锁相环抖动测量是在芯片外进行，但有诸多缺点:测量成本高，测试仪器会带来额外的噪声，测量时间长等。近年来业界倾向于使用基于内建自测试(Built-InSelf-Test，BIST)的锁相环片上抖动测量电路来解决上述的问题。　　 论文在调研了锁相环片上抖动测量电路的基础上，分析各种抖动测量电路的优缺点，针对游标延时链电路的不足进行改进，设计了一个锁相环片上抖动测量电路。本电路完全采用数字电路的方法来实现，它由校准模块、预判模块、延时链模块和存储模块组成。论文的抖动测量电路的设计流程是前端设计、综合、网表仿真、布局布线、静态时序分析、物理验证和后仿真。本电路有四种测量分辨率，可以根据锁相环的抖动大小来选择不同的测量分辨率;电路的校准模块提高了抖动测量电路的可靠性;电路的预判模块有效地减小了抖动测量电路的面积。　　 论文设计的锁相环片上抖动测量电路采用SMIC0.18μm(l)P6MCMOS工艺，整个设计的面积为270μm×202.4μm。HSIM后仿真结果表明:论文所设计的抖动测量电路的最高测量分辨率为1.36ps，测量误差小于3.03ps，可测信号频率最高为200MHz，能实现连续测量。