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JPEG2000是联合图像专家小组提出的静态图像压缩标准。与已有的JPEG标准相比,JPEG2000提出了许多创新性的技术,如离散小波变换(DWT)、最优化截断嵌入式块编码(EBCOT)等,从而在相同编码图像质量下,JPEG2000可以节省约50%的编码比特数。DWT和EBCOT作为JPEG2000标准的关键模块,其实现性能的好坏将直接影响JPEG2000的性能,因此研究DWT和EBCOT的高效硬件实现具有重要的应用价值。本文在详细研究JPEG2000标准中DWT和EBCOT模块算法原理的基础上,对DWT和EBCOT模块的硬件实现架构进行了设计和优化,对2个模块进行了流水线设计、时序设计等,在FPGA上实现了DWT和EBCOT模块,并对算法模块的实现性能进行了分析。DWT采用正交小波基作为变换的基础,与广泛应用的DCT相比,DWT具有良好的比特率压缩性能和可伸缩编码特性。但是由于小波算法的高复杂度,为保证算法实现的实时性,在实际应用中往往采用基于提升小波的快速算法。本论文在DWT模块的硬件设计中,提出了一种结构统一、层次清晰的小波提升单元。通过改变移位电路的组合逻辑,可以灵活地实现9/7有损和5/3无损小波滤波器;论文同时对二维DWT行列变换的控制机制进行了优化,将二维小波变换交织进行,列变换沿着行变换的方向,通过运用行缓存控制机制,节省了存储空间,提高了系统的处理速度。本论文设计的DWT结构具有处理速度快,硬件利用率高和存储容量小等优点。而位平面编码是JPEG2000编解码体系中的关键部分,具有判断逻辑复杂和数据访问量大且频繁的特点。本论文设计了基于一次扫描的位平面编码方式,有效提高了算法的编码速度,同时降低了编码器对数据存储器访问的吞吐量。论文在相关理论分析和研究的基础上,对DWT和EBCOT算法模块进行了硬件设计和性能优化,并以Virtex2-xc2v1000 FPGA为目标平台进行了功能仿真验证。实验结果表明,本论文设计的小波变换器的运行频率可达到100MHZ以上,而位平面编码器可在50MHz主频下,完成32x32码块数据的快速编码。本论文设计的小波变换器和位平面编码器可作为独立的IP核应用于JPEG2000图像编码芯片中。