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随着集成电路设计和制造水平的不断提高,其测试面临着越来越多的困难,可测性(Design For Testability,DFT)设计成为解决测试问题的主要手段。目前比较成熟的可测性设计技术主要有扫描设计、内建自测试(Built-in Self-test,BIST)、边界扫描(Boundary Scan,BS)等。由于内建自测试技术能在芯片内部完成自测试,并且它在解决数字电路的测试问题上具有很多优点,如能减少测试成本,实现全速测试,具有安全性,封装性,板级及系统测试的能力等,因此对于一个成熟的BIST技术,如果能够将其经过简单移植而应用于不同被测对象(Circuit Under Test,CUT),这将很大程度上节省设计时间及降低测试成本。 本文提出了边界扫描结构支持下的内建自测试知识产权(Intellectual Property,IP)核设计方案,该方案主要根据IP核的设计流程对BIST结构进行了总体设计和分模块实现。在本设计中,矢量生成器模块设计与响应分析器模块设计分别采用线性反馈移位寄存器(Lined Feedback Shift Register,LFSR)原理及双特征分析原理进行功能实现,并且在各子模块设计时均考虑到端口的连接功能与模块的复用功能。对子模块重构后,本文成功构造了一个标准化的BIST IP核模板,该模板可根据被测电路信息重构标准模板,生成可用于仿真、综合实现的测试用核。最后进行该BIST IP核模板在边界扫描结构支持下的验证。 验证结果表明,该系统较好的完成了BIST结构中各模块的设计及IP核复用的设计,能够完成对被测电路的BIST结构插入,所生成的测试用核具备了边界扫描结构支持下的层次化测试能力。整个系统的设计较好的体现了IP核的思想,对内建自测试技术的实用化具有一定的积极意义。