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随着新材料新器件和TSV技术的不断发展，半导体技术会继续跟随摩尔定律呈指数发展，单个芯片上集成的IP数量大大增加。然而片上总线的性能没能和集成度成比例的增长，这使得片上互联越来越成为各种系统的发展瓶颈。传统的总线结构已经不能满足高性能应用的要求。片上网络技术是将计算机网络的思想移植到芯片设计中，从体系结构上彻底解决了SoC的总线结构所固有的通信效率低、扩展性有限以及全局同步困难的三大问题。片上网络（Network on Chip, NoC）为先进工艺下的片上互联设计问题提供了统一的解决方案。本论文以片上网络的基础研究作为背景，针对典型的Mesh拓扑结构，设计虫孔路由器，详细介绍了路由器的数据通路和控制电路的硬件实现。然后设计了低延时的基于虚拟输出队列（VOQ）的路由器，并针对路由节点间的HoL问题优化了输出仲裁器，设计了分层轮询（LRR）仲裁算法。设计采用动态虚拟输出队列（DVOQ）的路由器，并比较了三种路由器的优缺点。本文搭建了基于三种路由器44的Mesh网络，并完成的网络的功能验证。本文搭建了基于Verilog语言的层次化的片上网络性能验证平台，能够对网络参数、注入率以及流量类型进行配置。采用仿真工具Modelsim SE6.5b对设计的三种网络进行了功能仿真和性能验证。在随机流量模式和热点下，基于VOQ路由器的网络的最大注入率达到0.761和0.586，较基于简单虫孔路由器的网络分别提高44.7%和30.2%，延时降低30%。在随机流量模式下，VOQ_LRR网络以及DVOQ网络在最大注入率下，发送的数据分组数分别提升15%与11%；在热点流量模式下，提高6.1%和9.7%。文章最后利用Design Compiler在SMIC0.13um工艺下对虫孔路由器网络、VOQ网络以及DVOQ网络的RTL进行综合，综合结果表明网络的工作频率达到250MHz。