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随着集成电路产业的高速发展,数字IC的规模越来越大、时钟结构越来越复杂、频率越来越高。时钟信号是数据信号传输的基准,时钟网络的好坏直接决定芯片能否实现时序收敛,所以时钟树综合(Clock Tree Synthesis,CTS)和时序优化成为决定数字IC质量的关键。时钟树的质量不仅会影响时序结果,也会影响芯片功耗。本文基于TSMC 40nm工艺的MCU芯片,使用Synopsys的ICC2完成布局布线工作,规模约为618万门,最高频率为180MHz,可用于智能穿戴和智能医疗等领域。根据MCU芯片的性能要求,新提出了一种布局布图方案,将电压域分布与site array相结合。通过分析布局结果,该方案可以有效缓解布线拥塞,满足MCU芯片的时序和面积要求。本文重点阐述了在改善时序结果的情况下降低时钟网络功耗的方法。为了满足MCU性能要求,本文新提出了以下时钟树综合策略:(1)将传统时钟树综合细分为时钟树综合、时钟树优化(Clock Tree Optimization,CTO)、时钟树平衡(Clock Tree Balance,CTB)和时钟树绕线,可以对每一阶段结果进行分析与修正;(2)执行CTS、CTO、CTB时,选用不同缓冲器(buffer)和反相器(inverter)的组合形式;(3)分析时钟网络结构,对关键时钟路径的关键时钟单元进行手动配置并将其设为不可修改状态(fixed),合理设置各类约束文件的参数。通过与传统时钟树综合的结果进行对比得出结论,本文新提出的时钟树综合策略可以改善时序结果,降低时钟网络功耗,(1)时钟延迟(clock latency)降至原来的5.78%-92.54%;(2)时钟偏斜(clock skew)降为原来的0.52%-77.06%;(3)setup违例总条数降为原来的51.79%,违例值降为原来的52.80%;(4)hold违 ’例总条数降为原来的68.07%,违例值降为原来的70.00%;(5)clock_network功耗降为原来的83.85%,总功耗降为原来的99.06%。