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随着多媒体技术的发展,图像应用越来越多,图像处理技术对图像信息的存储和传输至关重要。在图像压缩技术中,静态图像压缩标准JPEG,具有良好的压缩特性,因此应用范围很广。随着FPGA技术的进步,功能越来越强、成本不断降低,在FPGA平台上实现复杂系统成为可能。研究图像压缩系统的实现,具有很大的应用前景,专用图像处理芯片的设计是近年来世界范围内研究的热点。因此在FPGA平台上实现JPEG编码器具有现实意义。在本文中JPEG编码器使用Verilog硬件描述语言设计和实现,在设计中充分利用FPGA的丰富资源和灵活性。根据JPEG编码流程对JPEG编码器进行了模块划分。其中二维离散余弦变换使用了行列分解的方法,转换为2次一维离散余弦变换。并采用改进算法结构的Loeffler快速算法实现一维离散余弦变换,减少了硬件实现的复杂度,提高了二维离散余弦变换的处理速度。量化的实现采用乘法代替除法,减少除法对运算速度的影响。哈夫曼编码的实现采用并行查表的方式,提高编码的速度。系统设计中广泛使用流水线技术,通过优化提高系统处理速度。整个设计和每个模块都在Quartus Ⅱ7.2平台上进行了综合实现、功能与时序仿真。综合与仿真结果说明,设计的JPEG编码器使用了较少的FPGA逻辑资源,实现了较高的系统时钟频率,在硬件消耗量和工作速度两个方面都得到了一定的改进。并且在MTALAB7.0平台也进行了仿真,将Quartus Ⅱ与MATLAB中的仿真结果进行对比,发现二者的误差较小。最后利用实际图片作为测试输入,经过压缩后的JPEG图片能够正确显示,而且图像压缩效果较好。说明本设计正确实现了JPEG编码器的功能,可满足实际JPEG图像压缩编码的要求。本设计不仅可以作为独立的JPEG编码器,也可以作为IP核应用于其它系统中,还可以进一步实现为可编程片上系统(SOPC)。本文设计的JPEG编码器,对其它图像编解码系统的设计和FPGA平台的实现有积极的借鉴意义,对图像压缩芯片的研究也有一定的参考价值。