随着数字电视、通信技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率个数的要求也变得越来越高，频率合成技术的应用也越来越广泛。本课题研究的应用于网络设备和机顶盒的时钟发生器，具有一定的市场价值，同时频率综合器的设计难度高，挑战性强，应用前景广，所以也是当前学术界研究的热点之一。 本课题采用0.35um CMOS工艺设计的时钟发生器具备25～133MHz六种频率输出，参考时钟的频率为25MHz。鉴频鉴相器采用双D触发器的传统结构，在复位回路插入延迟单元来消除鉴相死区； 电荷泵电路的设计充分考虑了电荷分享、时钟馈通、电流失配等影响因素，使用传输管替代开关管，以UP、DN的互补信号替代单一信号驱动电荷泵来提高电路性能，使用基准电流源和宽摆幅电流镜的偏置电路，充放电电流为30uA； 使用Matlab/Simulink辅助设计环路参数，快速准确地设置零极点位置使得系统的相位裕度达到60°以上； 环形压控振荡器采用带有正反馈环的差分延迟单元，中心振荡频率为400MHz，调节范围为74％，相位噪声在偏离中心频率600KHz处为一104.9dBc/Hz，在1MHz偏置处达到-109.6dBc/Hz。 后置分频器具有6模分频功能，由Se10～Se12三个管脚并行输入改变分频比，专门设计3/4双模分频器模块输出占空比为50％的时钟。 本课题完成了CMOS锁相环时钟发生器的设计，并用0.35um CMOS工艺器件模型进行了相应的仿真分析，结果表明时钟发生器实现6种频率的输出，锁相环能够顺利锁定，达成了预期的各项设计指标。