可重构计算技术是一个新兴的研究领域,其硬件结构可以根据需要重新配置。它结合了通用处理器和专用处理器(ASIC)的优点,既有通用处理器的灵活性也有类似于ASIC一样高效的硬件电路实现。目前,大多数可重构计算技术都是研究的基于现场可编程门阵列器件(FPGA)的重构系统,它能以较少的硬件资源实现较复杂的逻辑电路功能,在提高系统执行速度的同时又显著地降低系统成本。快速傅里叶变换(FFT)作为数字信号处理强有力的工具,已被广泛地应用于各类信号分析、无线通信和频谱估计等领域。由于在不同应用场合需要处理的数据点数不同,为使FFT处理器具有一定的可重构性,支持功能切换的需求,研究如何在不增加资源浪费的基础上更快速、更灵活地实现FFT处理器的重构具有重要的意义。部分重构技术可使可重构计算系统对可重构逻辑器件上的指定计算资源进行独立地配置,而不影响器件上其余部分的功能。利用部分可重构技术实现可重构FFT处理器,可以有效地提高资源利用率和重构速度,改进系统性能。本论文运用部分可重构技术设计并实现了一款基于FPGA的可重构FFT处理器,该处理器能够根据需要完成不同点数的FFT运算。首先,通过阅读国内外的文献,掌握了可重构系统的设计思想和FFT的基本概念和原理,确定了实现设计方案时所采用的FFT算法和处理器硬件结构;其次,在分析FPGA器件结构特点、现有FFT算法基础上,对FFT处理器的结构设计进行了深入地研究工作。以部分可重构性为目标,提出了一种新型的、适合重构的FFT处理器结构(该结构可针对从32点到1024点等不同点数的信号进行FFT处理);然后,在模块化设计方法学的基础上,确定了该FFT处理器的整体结构,并对其进行了固定模块和可重构功能模块的划分,完成了各模块的设计;接下来,按照基于模块的部分可重构设计流程,完成了本文提出的具有可重构结构的FFT处理器的设计和实现,实现了FFT处理器的部分重构功能,提高系统资源的利用率,减少重构配置时间;最后,在Xilinx Virtex-II Pro FPGA上完成实验。实验结果表明,相比Xilinx IPCore,本文结构占用资源减少了16%~21%(slice)、最大时钟频率提高了10%～30%、输入输出延时减少了56~116个时钟周期,运算效率明显提高,而功耗相当,取得了预期的结果,可适用于高速低成本的数字信号处理系统。