随着万物互联的智能时代到来,精简指令集（Reduced Instruction Set Computing,RISC）的优势愈发突显,而作为开源的精简指令集,RISC-V指令集更适合于当下生态开放的环境。为提高指令级并行度,现通用高性能处理器都采用了乱序超标量架构,由于指令乱序调度、分支预测等设计的复杂性,乱序超标量架构一直是处理器领域的研究热点。本文进行了基于RISC-V指令集的乱序超标量处理器研究,研究内容主要可分为以下几点:（1）对稳态下高吞吐率的乱序发射架构进行了研究,并针对传统发射架构高IPC（每周期指令数,Instructions Per Cycle）和低延迟存在矛盾的问题,设计了一种基于指令凋零的乱序发射架构。该发射架构在原有的指令发射队列的基础上添加了一个FIFO队列——沉降池,当指令的年龄大于一定阈值时,指令会由发射队列进入沉降池,在沉降池中的指令可以被无条件发射,该阈值可通过沉降池的状态进行动态调节。同时为进一步提高发射架构的性能,还对指令分配电路、指令请求电路以及指令唤醒电路进行了优化。经过测试,所设计的乱序发射架构相较于带有随机仲裁逻辑的发射架构,IPC可提高25%,且电路延迟只相差6%,稳态下吞吐率提高17%。而相较于带有传统年龄仲裁逻辑的发射架构,电路延迟可降低34%,而IPC只相差7%,稳态下吞吐率提高了24%。（2）对分支预测实例化过程中的性能退化问题进行了研究,发现性能退化会由序列别名冲突、无法获取先验知识、存储器分块化、统计偏差等问题造成。前三个问题可以通过去除先验知识、设计重分配策略、设置状态数合适的饱和计数器来消除,然而统计偏差无法从算法层面有效解决。针对该问题本文设计了面向RISC-V的分支预测辅助器,主要通过对主分支预测器进行统计偏差矫正以及对含有不稳定控制流的循环体进行单独预测的方法,尽可能减小统计偏差,从而进一步提升分支预测器的准确率。实验结果表明,Gshare分支预测器以及TAGE分支预测器配备了分支预测辅助器后分别有2.68%与2.12%的Core Mark性能提升。（3）基于经过优化的处理器核,构建了RISC-V乱序超标量处理器So C,可支持1～4个处理器核,内部基于Tile Link总线进行数据传输,并且挂载有SPI、UART、GPIO、调试模块等外设。同时针对该So C,基于SPI接口对蓝牙组件进行了开发,使So C可应用于低功耗无线传输领域。（4）基于FPGA验证平台进行了原型验证、系统演示和性能测试;基于65nm SMIC工艺库,使用Design Compiler完成了综合以及电路延迟的评估。结果表明该So C可进行引导Linux系统并执行相关应用程序,还可利用Open OCD以及GDB使用调试系统,性能最高可达4.8Core Mark/MHz,优于BOOMv2的3.77Core Mark/MHz。综上所述,本文研究了稳态下高吞吐率的乱序发射架构,以及分支预测实例化过程中的性能退化问题,并基于上述研究构建了RISC-V乱序超标量处理器So C,最终进行了FPGA的原型验证和系统演示,实验结果表明Core Mark性能优于BOOMv2。