随着工艺尺寸的不断减少,芯片的集成度不断增加,下列三个问题变得越来越突出:①芯片的生产能力和设计能力之间的差距不断加大②制造工艺的提高,使得在设计中解决深亚微米效应越来越困难,很难在整个芯片中实现全同步;③随着集成度不断提高,芯片上可集成更多的IP核,IP核之间的通信成为设计的一个重点。针对上述问题,文献[1-8]中提出了NoC(Network on Chip)设计方法,该方法采用全局异步局部同步(GALS)的通讯模式,以通信框架和IP复用为基础进行芯片设计,有效缓解了上述矛盾,并在很大程度上提高了设计能力。 本文对mesh结构NoC体系结构进行了充分研究,分析了GALS的设计思想及其在实际中的应用;研究了同步域中时钟与触发器等时序元件之间的约束(建立时间、保持时间),对时钟偏差(skew)和抖动(jitter)的产生原因和解决方法作了较充分的阐述。 由于NoC中对域间时钟和域内时钟要求不同,故各自的时钟分布网络也有所不同,本文设计了一种混合的域间时钟分布结构,该结构不仅适合NoC中任务映射原则、降低瞬时功耗,而且在一定程度上增加了通信带宽。 针对NoC中不同时钟域间通信带来的亚稳态(metastability)问题,本文提出了一种从系统设计开始逐级考虑亚稳态问题的方法。通过采用这种方法,使亚稳态只可能出现在通信接口中。在充分研究了亚稳态解决方法的基础上,设计了一种双时钟异步FIFO。该FIFO采用异步比较逻辑,通过异步置位可以产生正确的“空”、“满”标志,同时,通过采用同步器的方法基本消除了亚稳态问题。