软件模拟器作为一种重要工具已广泛应用于处理器设计和体系结构研究的方方面面。虽然模拟器具有使用灵活,成本低廉的优点,但由于通过软件来模拟硬件行为,模拟器具有极慢的运行速度。这种情况严重制约了基于模拟器开展的各种工作的可行性和效率。因此如何有效加快模拟器的运行速度已经受到越来越多的关注,并成为体系结构领域研究的热点之一。　　 随着多核硬件平台的普及,如何尽可能多的利用这些底层硬件的计算资源,来加快模拟器的执行速度也逐渐引起人们的关注。然而,目前并行模拟的研究绝大部分都是针对多核模拟器进行的,这种方式不仅受到被模拟的逻辑核数目的限制,同时也无法用于单核模拟器的加速。　　 指令流水线是目前硬件处理器设计的基础。由于模拟器是处理器的软件实现,在模拟硬件流水线的各个功能单元时,模拟器程序也具有这种流水特征。本文针对模拟器程序的这种特点,通过利用目前多核硬件平台的计算资源,设计了一种推测执行的流水并行算法。这种方法不仅可以并行单核模拟器,对多核模拟器也同样适用。　　 在针对模拟器程序的流水并行中,本文着重考虑了影响性能的两个主要因素:流水段间的通信开销以及负载均衡。我们在sinlplescalar模拟器上实现了算法的原型,并选用了SPEC2000中的部分程序作为测试基准。实验数据显示,模拟器的流水并行可以显著地提高地模拟器的运行速度。