杂凑算法是单向散列函数的一种,它是将可变长度的信息映射成固定长度摘要值的密码算法。在消息认证、单向口令文件产生、随机数产生、病毒检测、金融服务以及各种安全协议中应用广泛。随着信息时代的快速发展,大数据时代已经来临,对杂凑算法的高性能硬件设计实现的需求越来越强烈。杂凑算法SM3作为中国自主研发设计的密码在商业领域中有很多应用。SHA-256正在将逐渐取代被破解的MD5和SHA-1,应用前景广阔。此外NIST还发布了最新哈希算法标准SHA-3。根据以上背景,本文主要研究杂凑算法中的SM3、SHA-256和SHA-3系列的高性能硬件实现,对不同的算法采用不同的改进方案。本文实现的硬件设计如下:(1)针对杂凑算法SM3,分别完成基于ASIC和FPGA的高吞吐率设计。通过多合一结构、优化加法器提、移除关键路径中的多个选择器和异或门的方法达到提高吞吐率的目标。采用器件Stratix III完成FPGA的性能验证,四合一结构的吞吐率为2.56Gbps。基于ASIC的设计采用modelsim仿真并用DC工具进行逻辑综合,在SMIC 65nm工艺平台上,八合一结构的吞吐率可以达到7.47Gbps。(2)在SHA-256算法实现中,使用更简单的压缩函数,并结合预计算,完成SHA-256算法时钟频率和吞吐率的优化。在Stratix III系列EP3SE80F1152C2器件上,单轮结构时钟频率可以达到222.32MHz。采用多合一结构完成SHA-256算法高吞吐率的实现。通过预计算思想,移出多合一结构关键路径中的加法器、与门和或门。在SMIC 65nm工艺上实现,八合一结构的吞吐率可以达到10.59Gbps。采用深度流水完成SHA-256算法多文本文件高吞吐率的设计。同时优化消息字扩展模块的寄存器数量,降低面积的占用。在SMIC 65nm工艺条件下,对多文本文件的处理在深度流水结构下吞吐率可以达到492.3Gbps。(3)将SHA-3系列的四种杂凑算法SHA3-224、SHA3-256、SHA3-384和SHA3-512的标准在同一个硬件方案实现,增加硬件电路的灵活性。采用流水线思想设计数据填充和迭代压缩,降低关键路径的延时,并优化硬件面积。支持SHA3-224、SHA3-256、SHA3-384和SHA3-512四种标准的硬件结构在SMIC 65nm工艺下的吞吐率可以达到37Gbps。