频率综合器是无线收发机射频前端芯片的关键模块，可以为不同标准的无线收发机提供稳定的、可编程的、低噪声的本地振荡信号，其性能决定或影响着整个无线收发系统的性能。在基于锁相环的频率综合器中，分频器是其中一个非常重要的模块，它是频率综合器能提供多个高精度频率信号并同时实现高频低功耗工作的关键和前提。小数分频技术的提出，打破了频率综合器环路带宽和信道间隔之间的限制关系，使其具有频率切换速度快、精度高、噪声小等优点，引起了人们越来越多的关注。　　 本文在介绍锁相环式频率综合器的结构、工作原理及线性化模型的基础上，比较和总结了当前广泛应用的再生型、参量型和注入锁定型等模拟分频器及基于触发器实现的数字分频器的分频原理、性能优缺点及其电路实现，并对双模、多模（可编程）及小数分频的各种实现方案进行讨论。对于应用于无线传感网(WSN)收发机中的频率综合器，根据各种分频器的结构特点，本文采用TSMC0.18pro CMOS工艺设计了一个由双模预分频器和可编程计数器构成的高速可编程分频器及一个用于产生正交输出的高速二分频器，对相应的分频器进行了前仿真、版图设计和后仿真，并进行了流片。在片测试结果表明，1.8V电源电压下，可编程分频器的工作频率范围为I-7.4GHz，当输入频率为4.96GHz，输出频率为2MHz时，相位噪声为-125.9 dBc/Hz@ 100kHz，工作电流4.3mA，核心面积约为0.015 mm2。　　 本文采用SMIC 0.13gin CMOS工艺设计了一个应用于DVB-T/H射频调谐器的E-A调制小数分频器，其中Y_,-A调制器采用多级噪声整形（Multi-stage Noise Shaping，MASH）结构，并引入输出序列周期最大化技术以降低小数杂散。对乏.广△调制小数分频器进行了前仿真、版图设计和后仿真，并进行了流片。　　 本文设计的高速可编程分频器及二分频器己应用于WSN射频收发芯片的频率综合器中。