随着集成电路设计和工艺的不断进步,在同一块衬底上可以集成几亿只晶体管,既有数字电路,也有模拟/射频电路,时钟频率也能达到几GHz。这些进步引发了片上系统和片上封装的新纪元,彻底改变了对复杂IC’s中噪声的理解。数字电路产生的噪声会通过衬底传播到敏感的模拟/射频电路,影响模拟/射频电路的性能,甚至使整个芯片失败。因此,衬底耦合噪声成为了混合信号集成电路设计中最关心的问题之一。本文对混合信号电路中衬底噪声进行了分析和研究。由于轻掺杂和外延型衬底具有不同的特性,会对电流分布产生很大影响。论文首先对这两种类型的衬底分别进行了建模,在两个接触点的基础上给出了多接触点的阻抗矩阵,得出阻抗关于工艺参数和几何尺寸的表达式;分析了衬底噪声的耦合机制,提出衬底耦合噪声的一个重要来源是电源和地的抖动,给出了一种在电源/地分布网络中有电感和去耦电容的情况下,准确估计最坏的电源/地噪声的方法。混合信号集成电路中会有大量的开关门同时工作,需要在电源上获得大量的电流,这就会产生很大的噪声,本文采用叠加技术来估计地噪声和衬底噪声的关系,给出了相应的表达式。本文针对单个和多个反相器给出了对应的衬底耦合噪声的等效电路模型,分析了开关门数量、上升时间、去耦电容和寄生电感对噪声的影响,并采用0.18μm CMOS工艺进行了仿真,其结果与由理论得到的结果基本符合,验证了衬底模型的正确性。本文最后给出了几种有效的减小混合信号集成电路中衬底耦合噪声的技术。