集成电路技术的提高以及人们对于新科技产品的需求越来越多，尤其是在对电子产品处理速度上的追求。在国内数字检测器的发展比较缓慢，其原因为国内超高速ADC的技术还不成熟，对于分时采样结构的超高速ADC，多相时钟是其中较为重要的一个部件。本课题就是用抖动小、系统稳定、锁定时间快的DLL结构作为多相时钟。本课题采用Cadence仿真软件，用标准CMOS0.18um工艺库进行设计。　　 本文首先研究了多相时钟的构成，主要包括锁相环、延时锁相环，而锁相环和延时锁相环又分为了模拟和数字两类，本文详细的介绍和对比了它们的应用以及优缺点，并根据数学模型分析了锁相环和延时锁相环的系统稳定性，介绍了相位噪声来源和抑制相位噪声的办法。然后本文根据设计指标设计出了一个输出8个相位数的多相时钟，本文所设计的多相时钟采用了数模混合电路进行设计，结合了数字电路和模拟电路的优点。由于延迟锁相环具有系统稳定、抖动小、锁定时间快等优点，因此本文所设计的多相时钟是基于DLL系统改进的。为了减弱电源噪声的影响，得到更精确的时钟信号，本设计采用的是全差分结构。在压控延迟线中，采用CML差分结构，它的线性度和抑制电源噪声的性能都得到了很大提高。而鉴相器使用了双边沿数字鉴频鉴相器，它锁定时间快，且缓解了传统鉴相器存在死区的问题。电荷泵部分主要针对传统电荷泵电流不匹配、电荷共享等问题进行了改进，缓解了电荷泵的这些问题。　　 结合上述所说的延迟锁相环结构，该多相时钟基于TSMC0.18um CMOS工艺，电源电压为1.8V，输入信号频率1.25GHz以上，能够输出8个时间间隔相同的时钟，每一级延时达到100ps，与同等多相时钟比，锁定时间大大减小，且功耗仅在100mW以下。