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随着IC产业的飞速发展,数字芯片设计对逻辑综合所得门级网表的性能及逻辑等价性验证效率的要求也越来越高,急需寻找合适的解决办法。基于28nm技术的工艺库,本文从一款数字芯片的LTE中选出了两个超大规模电路模块,系统比较其三种逻辑综合方式及两种逻辑等价性验证方法,最终找到最优的逻辑综合方法——DCG和最优的等价性验证方式——Hierarchy,并将设计检查引入原有的综合过程,且通过对比两个模块所得的结果,验证了本文结果的正确性。首先,借助综合工具Design Compiler,针对其中一个超大规模电路模块,采用DCG、DCT、DC三种方法实现逻辑综合。系统比较三种方式所得门级网表的功耗、面积、时序违例三项性能,最终得出DCG这种逻辑综合方式所得门级网表的性能最好,是最优逻辑综合方法的结论。DCG逻辑综合方式能够为后端提供性能更好的门级网表,可降低整个芯片的设计成本及其功耗。其次,综合过程结束后,对设计和所得结果进行了设计检查。通过检查代码设计风险、面积性能、错误报告、警告提示等十六项内容,有效的降低了设计迭代周期,节省了错误反馈时间,同时避免了综合过程中可能出现的错误,为前端代码设计、芯片物理设计提供了可靠性保障。再次,依托逻辑等价性验证平台Conformal LEC,在RTL代码与门级网表之间,采用Hierarchy和Flatten两种方法执行逻辑等价性验证。综合比较两种方式占用CPU时间、占用Memory大小、调试耗时三项性能,最终得出Hierarchy逻辑等价性验证方法更优的结论。对Hierarchy而言,会将整个复杂的设计划分为各个小的层逻辑块,并按这些层次分别进行验证;而对Flatten来说,会将设计展平为一个统一的整体进行验证。最终分层式逻辑等价性验证方法以时间短、效率高等优势有效节约了验证时间,并且保证后端物理设计能够顺利地实现。最后,本文系统比较了LTE中另一超大规模电路模块,其DCG、DCT、DC三种逻辑综合方式及Hierarchy和Flatten两种逻辑等价性验证方式的结果。最终两模块所得结果相同,均证明DCG是最优的逻辑综合方法、Hierarchy是最优的等价性验证方式,从而验证了本文所得结果的正确性,使得本文的可靠性显著提高。